计算机体系结构期末复习

计算机体系结构期末复习资料1.并行性：是指在同一时刻或者是同一时间间隔内完成两种或两种以上性质相同或不同的工作。

2.CPI：每条指令执行时所花费的平均时钟周期。

3.体系结构：即计算机的属性，即概念性结构与功能特性。

4.Amdahl定理：加快某部件执行速度所获得的系统性能加速比，受限于该部件在系统中所占的重要性。

5.信息存储的整数边界：信息在主存中存放的起始地址必须是该信息（字节数）的整数倍。

6.指令系统的正交性：指在指令中各个不同含义的字段，在编码时应互不相关，相互独立。

7.流水线技术：是指将一个重复的时序过程，分解成为若干子过程，而每个过程都可有效在其专用功能段上与其他子过程同时执行。

8.定向技术：在某条指令产生一个结果之前，其他指令并不直接需要该计算结果，如果能将该计算结果从其他产生的地方直接送到其他指令需要它的地方，那么就可以避免暂停的技术就叫定向技术。

9.相关：衡量两个随机变量之间相关程度的指标。

10.向量流水处理机：是指处理机具有向量数据表示并通过向量指令对向量的各元素进行处理。

、11.定向：将计算结果从其产生的地方直接送到其他指令需要它的地方，或所有需要它的功能单元，避免暂停。

12.指令集的并行：当指令之间不存在相关时，它们在流水线中是可以重叠起来并行执行。

13.记分牌技术：流出和读操作数。

在没有结构冲突时,尽可能早地执行没有数据冲突的指令,实现每个时钟周期执行一条指令。

如果某条指令被暂停,而后面的指令与流水线中正在执行或被暂停的指令都不相关,是这些指令可以跨越它,继续流出和执行下去。

14.Tomasulo算法：寄存器换名是通过保留站和流出逻辑来共同完成,当指令流出时,如果其操作数还没有计算出来,则该指令中相应的寄存器换名将产生这个操作数的保留站的标识。

因此,指令流出到保留站后,其操作数寄存器或者换成了数据本身,或换成了保留站的标识,和寄存器无关。

后面指令对该寄存器的写入操作就不会产生WAR冲突。

15.替换算法：由于主存中的块比Cache中的块多，所以当要从主存中调一个块到Cache中时，会出现该块所映象到的一组（或一个）Cache块已全部被占用的情况。

这时，需要被迫腾出其中的某一块，以接纳新调入的块。

16.强制性失效：当第一次访问一个块时，该块不在cache中，需要下一级存储器中调入cache，这种失效称为强制失效。

1.阿姆道尔，首次明确提出了“计算机体系结构”的概念。

2.j.l.hennessy和d.a.patterson认为，计算机体系结构包括计算机系统设计的3个方面：计算机指令系统，计算机组成，计算机硬件。

3.评估计算机系统性能用测试程序的执行时间来进行。

目前常用的测试程序可分为5类：实际应用程序，修正（或脚本化）应用程序，核心测试程序，小测试程序，合成测试程序。

4.对指令系统的基本要求是：完整性，规整性，正交性，高效性，兼容性。

5.MIPS的指令分为3中，分别为：I类指令，R类指令，J类指令。

6.处理分支指令最简单的方法就是：一旦流水线中检测到某条指令是分支指令，就暂停执行该分支指令之后的所有指令，直到分支指令达到流水线的MEM 段，确定新的PC值为止。

7.降低流水线分支损失的方法有：“冻结”或“排空”流水线、“预测分支失败”的方法、“预测分支成功”的方法、“延迟分支”方法。

8.CISC是复杂指令计算机，RISC是精简指令计算机。

9.通用嵌入式系统、台式机和服务器等计算机系统几乎都是具有由“寄存器—Cache—主存—辅存”构成的多级存储层次。

10.存储层次的4个问题：映像规则、查找算法、替换算法、写策略。

11.Cache和主存层次间的映像规则：直接映像、全相联映像、组相联映象。

12.降低cache失效率的方法：强制性失效（增加块大小）、容量失效（增加容量）、冲突失效（提高相联度）13.寻道时间：寻道时间是指硬盘在接收到系统指令后，磁头从开始移动到移动至数据所在的磁道所花费时间的平均值，在一定程度上体现硬盘读取数据的能力，是影响硬盘内部数据传输率的重要参数，这个时间越低，则产品性能越好，现今主流的硬盘产品平均寻道时间都在在9ms左右。

磁盘访问时间=寻道时间+旋转时候+传输时间+控制器开销14.动态分支预测：是一种基于历史分支的操作，解决两个问题：（1）如何记录分支操作的历史，（2）决定分支走向。

1.根据CPU性能公式简述RISC指令集结构计算机和CISC指令集结构计算机的性能特点。

答：CPU时间=指令数（IC）×CPI×时钟周期时间（T）指令数量多、功能多样是CISC指令系统的一大特点。

除了包含计本指令外，往往还提供了很多功能很强的指令。

指令条数往往多达200~300条，甚至更多。

RISC指令条数少，指令功能简单。

采用简单而又统一的指令格式，并减少寻址方式。

指令的执行在单周期内完成。

采用Load-Store结构。

大多数指令都采用硬连逻辑来实现。

想到优化编译器的作用，为高级语言程序生成优化的代码。

充分利用流水技术来提高性能。

2.简述流水线技术的特点。

答：（1）流水过程由多个想联系的子过程组成，每个子过程称为流水线的“级”或“段”。

一条流水线的段数，也称为流水线的“深度”或“流水深度”。

（2）每个子过程由专用的功能段实现。

（3）各个功能段所需时间应尽量相等，否则，时间长的功能段将称为流水线的瓶颈，会造成流水线的“堵塞”和“断流”，这个时间一般为一个时钟周期（拍）或机器周期。

（4）流水线需要有“通过时间”（第一个任务流出结果所需的时间），在此之后流水过程才进入稳定的工作状态，每一个时钟周期（拍）流出一个结果。

（5）流水技术适合于大量重复的时序过程，只有在输入端能连续地提供任务，流水线的小效率才能充分发挥。

3．在有Cache的计算机系统中，进行I/O操作时，会产生哪些数据不一致问题，如何克服？答：第一方面是，如果系统中存在cache，而I/O链接到存储器上，此时存储器中可能不是CPU产生的最新数据，最新数据在cache中。

解决办法就是要确保I/O从存储器中取出来的事正确的数据。

写直达cache 可以保证存储器和cache中有相同的数据。

第二个问题是，I/O与存储器交换数据之后，在cache 中被CPU使用的可能就是陈旧数据，而罪行数据在存储器中。

解决问题的办法在于确保cache中的数据在I/O操作之后能够及时更新。

为避免不一致问题的产生，操作系统需要报这个I/O操作的数据块不在cache 中。

4.什么是故障、错误和失效，三者之间的关系是什么？答：为提供正确的服务，系统总每个模块都必须完成指定的功能。

如果系统实际提供的服务偏离了指定的功能，则发生失效。

系统失效是由于模块中的缺陷——错误引起的，而导致村错误的原因是各种故障。

在过程中不正确的设计称为故障。

错误产生的不正确数据影响到整个系统的正常工作，则称为失效。

故障导致存储器内容的改变，则超声了错误。

计算某处理机的指令系统要求有三地址指令4条、单地址指令255条。

零地址指令16条。

设指令字长为12位，每个地址码长度为3位。

问能否用扩展编码为其操作码编码？答，能用扩展码为其操作码编码。

单地址指令255条，操作码8位单地址的操作码从0000 0000~1111 1110零地址指令只表示2条，零地址指令操作码从1111 1110~1111 1111单地址指令254条，采用扩展码为其操作码编码，操作码的位数为8位，地址码3位，操作字长12位，可余下2位表示其他类型指令的操作码，能表示零地址指令只能表示4条三地址指令0条。

单地址指令254条，操作码8位，单地址指令的操作码从0000 0000~1111 1100零地址指令只能4条，零地址志龙的操作码1111 11100~1111 111115.3假设一台计算机在cache全命中的情况下CPI为1.0，只有Load和Store指令能进行访存…占总指令的50%,时钟周期200,失效率2%,性能损失多少？解：全命中时机器的性能：CPU执行时间全命中=（CPU执行周期数+访存停顿周期数）×时钟周期时间=（IC×CPI+0）×时钟周期时间=IC ×1.0×时钟周期时间具有真实cache的机器性能：CPU执行时间真实cache=IC×（CPI+（访存次数/指令数）×失效率×失效开销）×时钟周期时间=（IC×1.0+IC×（1+0.5）×0.02×200）×时钟周期时间=IC×7.00×时钟周期时间CPU执行时间真实cache/ CPU执行时间全命中=7.00例5.2利用表数据,比较指令Cache和数据容量均为16KB的分离Cache和容量为32KB的混合…36%,100个时钟周期...求实效率、平均访存时间？解：把表中每1000条指令的平均实效次数转换为失效率：失效率=失效次数/总仿存次数分离Cache中，每1000条指令，16KB资料Cache失效3.82次，16KB数据Cache失效40.9次，总失效次数为44.72次；每1000条指令，总仿存次数为1000+1000×36%=1360次。

因此：分离Cache的总失效率为：44.72/1360×100%=3.29% 其中指令Cache失效率为：3.82/1000×100%=0.382% 其中数据Cache失效率为：40.9/360×100%=11.36% 32KB混合Cache的失效率为：43.3/1360×100%=3.18% 平均访存时间公式包括指令仿存和数据仿存两部分：平均仿存时间=指令百分比×（命中时间+指令失效率×失效开销）+数据百分比×（命中时间+数据失效率×失效开销）因此：平均仿存时间分离Cache=74%×（1+0.382×100）+26%×（1+11.36%×100）=4.236平均仿存时间混合Cache=74%×（1+3.18×100）+26%×（1+1+3.18%×100）=4.44例5.4考虑两种不同组织结构的Cache的性能及其对CPU性能的影响。

设想（1）128KB,64字节（2）1.6,周期0.35ns，1.4次（3）2.1%，1.9%（4）1.35倍…解：平均仿存时间=命中时间+失效率×失效开销因此，两种结构平均仿存时间分别是：平均仿存时间1路=0.35+（2.1%×65）=1.72ns平均仿存时间2路=0.35×1.35+（1.9%×65）=1.72ns 2路组相联Cache的平均仿存时间比较低。