第5章VHDL设计进阶

分类
VHDL中，对象包括4类：常量（Constant）、信号 （Signal）、变量（Variable）和文件（File）。 对于每个对象，必须定义它的类和类型，类指明对象 属于4类对象中的哪一类，类型指明该对象具有哪种 数据类型。
引用范围
全局对象和局部对象之间存在不同的作用范围。
数据对象DATA OBJECTS
THEN
【例4】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT ( CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC); END ; ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE A,B : STD_LOGIC ; BEGIN IF CLK'EVENT AND CLK ='1' THEN A:= D1; B := A; Q1 <= B; END IF; END PROCESS ; END ;
变量VARIABLE 用于作为进程中局部数据存储单元 只能在所定义的进程中使用 立即赋值
【例1】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; q : out STD_LOGIC_vector(3 downto 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS signal q1: STD_LOGIC_vector(3 downto 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN q1 <= q1 + 1 ; END IF; q<=q1; END PROCESS ; END bhv;
与变量相比,信号的硬件特征更为明显,它具有全 局性特征.例如,在实体中定义的信号,在其对应的结构 体中都是可见的,即在整个结构体中的任何位置,任何 语句结构中都能获得同一信号的赋值. 除了没有方向说明外,信号与实体的端口(Port)概 念是一致的,对于端口来说,其区别只是输出端口不能 读入数据,输入端口不能被赋值.信号可以看成是实体 内部的端口.反之,实体的端口是一种隐形的信号,端口 的定义实质上是作了隐式的信号定义,并附加了数据 流动的方向.信号本身的定义是一种显式的定义.因此, 在实体中定义的端口,在其结构体中都可以看成是一 个信号,并加以使用,而不必另作定义.
格式与举例 Constant 常量名 ：数据类型：＝表达式 Constant fbus ：bit_vector：＝“01010101” Constant Vcc ：real：＝5.0
Constant Width ：integer：＝8 Constant Delay ：time：＝10ns
常量的可视性,即常量的使用范围：
【例2】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; q : out STD_LOGIC_vector(3 downto 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) variable q1: STD_LOGIC_vector(3 downto 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN q1 := q1 + 1 ; END IF; q<=q1; END PROCESS ; END bhv;
VARIABLE a : INTEGER RANGE 0 TO 15 ;--变量a定义为常数，取值范围是0到5 VARIABLE d : STD_LOGIC := ‘1’ ;--变量a定义为标准逻辑位数据类型, 初始值是1
变量定义语句中的初始值是一个与变量具有相同 数据类型的常数值,此初始值不是必须的. 由于硬件电路上电后的随机性,因此综合器并不 支持设置初始值.
⑤ 信号是硬件中连线的抽象描述，其功能是保存变化的数据 值和连接子元件，信号在元件的端口连接元件。变量在硬 件中没有类似的对应关系，主要应用于高层次建模中。 ⑥ 赋值符号不同，分别是“<=”，“:=”。
表1 信号与变量赋值语句功能的比较
信号SIGNAL 基本用法 适用范围 行为特性 用于作为电路中的信号连线 在整个结构体内的任何地方都能适用 在进程的最后才对信号赋值
使用与注意
① 信号可以在定义时赋值，也可以在实体中进行赋 值，如果不赋值则取默认值。
② 信号初始化时用“：＝”进行初始化，但在实体 中进行赋值时须用“<＝”，可以延时赋值。 ③ 实体说明部分、结构体说明部行信 号的定义。
④ 注意信号定义后的引用范围。
6.1 VHDL数据对象
概念
P59
VHDL语言中涉及许多信号、变量和常量，它们是用来保 持一个数据的，这些用来保持数据的一些单元——对象。
特点
每个对象都有一个类型用来确定对象所保持的哪一类数据。
VHDL语言是一种非常严格的类型化语言，规定每个对象和 表达式都要有唯一的确定类型，因此分配数值给对象时类型 不能混用，并且每个对象的类型是静态确定的，在本设计实 体中不可以改变。 以下内容我们将详细介绍对象、数据类型和运算操作符。
【例3】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT ( CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL A,B : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' A <= D1; B <= A; Q1 <=B; END IF; END PROCESS ; END ;
使用与注意
P64
① 一个实体中多处需要使用一个固定值，我们就可 以用常量进行描述，这样修改方便。
② 常量定义具有全局意义，一旦赋值不能再改变。 ③ 注意全局常量和局部常量的区别。
④ 常量所赋的值应该与定义的类型一致。
Constant Delay ：time：＝10.0
２.变量(VARIABLE)
在VHDL语法规则中,变量是一个局部量,只能在进 程和子程序中使用．变量不能将信息带出对它作出定 义的当前结构中．变量的赋值是一种理想化的数据传 输,是立即发生的不存在任何延时的行为．变量的主要 作用是在进程中作为临时的数据存储单元．
定义变量的一般表述： VARIABLE 变量名 : 数据类型 := 初始值 ;
D1
D
Q
D
Q
D
Q
Q1
D1 CLK
D
Q
Q1
CLK
例3的RTL电路
例4的RTL电路
【例6】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC); END mux4; ARCHITECTURE body_mux4 OF mux4 IS signal muxval : integer range 7 downto 0; BEGIN process(i0,i1,i2,i3,a,b) begin muxval <= 0; if (a = '1') then muxval <= muxval + 1; end if; if (b = '1') then muxval <= muxval + 2; end if; case muxval is when 0 => q <= i0; when 1 => q <= i1; when 2 => q <= i2; when 3 => q <= i3; when others => null; end case; end process; END body_mux4;
在VHDL 87标准中,数据对象有三类：变量 (VARIABLE)、常量(CONSTAN)和信号(SIGNAL).
1.常量(CONSTAN) 在程序中,常量是一个恒定不变的值,一旦作了数 据类型和赋值定义后,在程序中不能在改变,因而具有 全局性意义.
常数定义的一般表述： CONSTANT 常数名：数据类型 := 表达式 ；
CONSTANT FBT : STD_LOGIC_VECTOR := "010110" ; -- 标准位矢类型 CONSTANT DATAIN : INTEGER := 15 ; -- 整数类型
VHDL所定义的常量数据类型必须与表达式 的数据类型一致.
常量指在设计实体中不会发生变化的值，它可
以在很多部分进行说明，并且可以是任何数据类型。
它取决于它被定义的位置．如果在程序包中定 义,常量具有最大的全局化特征,可以用在调用此程 序包的所有设计实体中；常量如果定义在设计实体 中,其有效范围为这个实体定义的所有结构体(多结 构体)；常量如果定义在设计实体的某一结构体中, 则只能用于此结构体；如果常量定义在结构体的某 一单元,如一个进程中,则这个常量只能用在这一进 程中．这就是常数的可视性规则,这一规则与信号 的可视性规则是完全一致的．