数字钟VHDL语言
VHDL 数字时钟
VHDL数字时钟秒、分、时计数模块。
（也可以将秒、分、时分成三个模块）。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Counter_m_f_s isport(clk,reset : in std_logic ;bcd_h_m : out std_logic_vector(3 downto 0); --秒钟个位输出bcd_l_m : out std_logic_vector(3 downto 0); --秒钟十位输出bcd_l_f : out std_logic_vector(3 downto 0); --分钟个位输出bcd_h_f : out std_logic_vector(3 downto 0); --分钟十位输出bcd_l_s : out std_logic_vector(3 downto 0); --时钟个位输出bcd_h_s : out std_logic_vector(3 downto 0); --时钟十位输出up : out std_logic);end Counter_m_f_s ;architecture behav of Counter_m_f_s issignal bcd_h_m_r : std_logic_vector(3 downto 0); --秒钟个位内部信号signal bcd_l_m_r : std_logic_vector(3 downto 0); --秒钟十位内部信号signal bcd_h_f_r : std_logic_vector(3 downto 0); --分钟个位内部信号signal bcd_l_f_r : std_logic_vector(3 downto 0); --分钟十位内部信号signal bcd_h_s_r : std_logic_vector(3 downto 0); --时钟个位内部信号signal bcd_l_s_r : std_logic_vector(3 downto 0); --时钟个位内部信号signal up_r1 : std_logic;signal up_r2 : std_logic;beginU1: process (clk, reset) --秒钟beginif reset='0' thenbcd_h_m_r <="0000"; bcd_l_m_r <="0000"; up_r1 <='0';elseif clk'event and clk='1' thenif bcd_h_m_r ="0101" and bcd_l_m_r ="1001" thenbcd_h_m_r <="0000"; --59秒，分钟进一bcd_l_m_r <="0000";up_r1 <= '1' ;elseif bcd_l_m_r(3 downto 0) = "1001" then --秒的个位为9，十位进一，分钟不进为bcd_l_m_r(3 downto 0)<= "0000" ;bcd_h_m_r(3 downto 0) <= bcd_h_m_r(3 downto 0) + 1 ;up_r1 <= '0';elsebcd_l_m_r(3 downto 0) <= bcd_l_m_r(3 downto 0) + 1 ;up_r1 <= '0';end if;end if;end if;end if;end process;bcd_h_m <= bcd_h_m_r;bcd_l_m <= bcd_l_m_r;U2: process (up_r1 , reset) --分钟beginif reset='0' thenbcd_h_f_r <="0000"; bcd_l_f_r <="0000"; up_r2 <='0';elseif up_r1'event and up_r1='1' thenif bcd_h_f_r ="0101" and bcd_l_f_r ="1001" then --59分，时钟进一bcd_h_f_r <="0000";bcd_l_f_r <="0000";up_r2 <= '1' ;elseif bcd_l_f_r(3 downto 0) = "1001" then --分的个位为9，十位进一，时钟不进位bcd_l_f_r(3 downto 0) <= "0000" ;bcd_h_f_r(3 downto 0) <= bcd_h_f_r(3 downto 0) + 1 ;up_r2 <= '0';elsebcd_l_f_r(3 downto 0) <= bcd_l_f_r(3 downto 0) + 1 ;up_r2 <= '0';end if;end if;end if;end if;end process;bcd_h_f <= bcd_h_f_r;bcd_l_f <= bcd_l_f_r;U3: process ( up_r2 , reset) -- 时钟beginif reset='0' thenbcd_h_s_r <="0000"; bcd_l_s_r <="0000"; up <='0';elseif up_r2'event and up_r2='1' thenif bcd_h_s_r ="0010" and bcd_l_s_r ="0011" then --23时，时钟进一。
VHDL语言数字时钟论文
实验名称：基于FPGA的具有闹钟和校时功能的数字钟设计一、设计内容和要求实验要求使用 VHDL进行多功能时钟的设计具体要求如下：1.能将基本的小时、分钟、及秒钟显示在数码管上。
2．能利用拨码开关进行时间的校正。
3.具有整点报时和闹钟的功能。
二、 FPGA简介以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。
FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。
FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。
FPGA基本特点采用FPGA设计ASIC电路(专用集成电路），用户不需要投片生产，就能得到合用的芯片。
vhdl数字时钟设计精选全文
可编辑修改精选全文完整版数字时钟设计一、题目分析1、功能介绍1）具有时、分、秒计数显示功能，以24小时循环计时。
2）时钟计数显示时有LED灯的花样显示。
3）具有调节小时、分钟及清零的功能。
4）具有整点报时功能。
2、总体方框图3、性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。
我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
可以根据我们自己任意时间的复位。
4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。
产生“滴答.滴答”的报警声音。
5）LED灯在时钟显示时有花样显示信号产生。
即根据进位情况，LED不停的闪烁，从而产生“花样”信号。
二、选择方案1、方案选择方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。
显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。
方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。
显示：小时采用24进制，而分钟和秒均60进制。
终上所述，考虑到试验时的简单性，故我选择了方案二。
三、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：四、编写程序、仿真和分析1、秒计数器1）VHDL 语言描述程序见附录 2）秒计数器的仿真波形图3）波形分析数字时钟控制单元 时调整 分调整使能端信号 CLK 信号时显示 分显示 秒显示24进制 60进制 60进制LED 显示整点报花样显利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。
VHDL 语言设计数字时钟
数字时钟DIGITAL CLOCK电子信息科学与技术专业关键词：VHDL，设计，数字钟，应用电路英文关键词：VHDL; design; digital clock; application electro circuits摘要：以一款数字钟设计为例,较详细的介绍了如何用VHDL语言设计数字电路,并给出了部分程序、仿真波形图,并在MAX+plusII中进行编译、仿真、下载。
由此说明利用VHDL开发数字电路的优点。
英文摘要：By showing some program codes and emulational wave charts,the paper introduces the way to designdigital electro circuits with VHDL in details andgives us an example of designing a digital clock.Andit compiles,emulates and downloads them inMAX+plusII,which elucidates the advantages ofdeveloping digital electro circuits with VHDL引言20世纪末，数字电子技术得到了飞速发展，有力地推动和促进了社会生产力的发展和社会信息化的提高，数字电子技术的应用已经渗透到人类生活的各个方面。
从计算机到手机，从数字电话到数字电视，从家用电器到军用设备，从工业自动化到航天技术，都尽可能采用了数字电子技术。
现代电子设计技术的核心是EDA技术。
EDA（电子设计自动化）技术就是以计算机为工具，在EDA软件平台上，对硬件语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为Altera公司的MAX+PLUSII）。
VHDL电子时钟的设计
VHDL电子时钟的设计VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于设计和模拟数字电路和系统。
在这篇文章中，我们将探讨VHDL电子时钟的设计。
设计一个VHDL电子时钟需要考虑以下几个方面：时钟的显示方式、时钟的时钟源以及时钟的控制逻辑。
首先，我们需要确定时钟的显示方式。
常见的电子时钟显示方式有7段LED显示和LCD显示。
在这里，我们选择使用7段LED显示。
7段LED 显示由7个LED灯组成，可以显示0到9的数字。
此外，还需要考虑到显示小时和分钟的两个时钟。
接下来，我们需要确定时钟的时钟源。
时钟源决定了时钟的精度和稳定性。
在VHDL设计中，常用的时钟源有晶体振荡器和时钟发生器。
晶体振荡器由晶体和振荡电路组成，可以提供非常精确和稳定的时钟信号。
时钟发生器则基于计数器和除频器的原理产生时钟信号。
根据实际需求选择合适的时钟源。
最后，我们需要设计时钟的控制逻辑。
控制逻辑决定了时钟的功能和操作方式。
在这里，我们将设计一个简单的时钟，包括设置时间、调节时间、显示时间和闹钟功能。
我们可以使用按钮和开关控制时钟的功能。
下面是一个VHDL电子时钟的示例设计代码：```vhdl--时钟显示模块entity ClockDisplay isportclk : in std_logic;reset : in std_logic;hours : in integer range 0 to 23;minutes : in integer range 0 to 59;alarm : in std_logic;seg7 : out std_logic_vector(6 downto 0) end entity ClockDisplay;architecture Behavioral of ClockDisplay is signal count : integer := 0;signal sec : integer := 0;signal disp_hours : integer := 0;signal disp_minutes : integer := 0;beginprocess (clk, reset)beginif reset = '1' thencount <= 0;sec <= 0;disp_hours <= 0;disp_minutes <= 0;elsif rising_edge(clk) thencount <= 0;sec <= sec + 1;elsecount <= count + 1;end if;end if;end process;process (sec, reset, hours, minutes, alarm)beginif reset = '1' thendisp_hours <= 0;disp_minutes <= 0;elsif rising_edge(sec) thenif alarm = '1' and hours = disp_hours and minutes = disp_minutes then--闹钟触发逻辑elsif sec = 59 thenif minutes = 59 thenif hours = 23 thendisp_hours <= 0;disp_minutes <= 0;elsedisp_hours <= hours + 1; disp_minutes <= 0;end if;elsedisp_hours <= hours;disp_minutes <= minutes + 1; end if;elsedisp_hours <= hours;disp_minutes <= minutes;end if;end if;end process;process (disp_hours, disp_minutes)begincase disp_hours is...end case;case disp_minutes is...end case;end process;end architecture Behavioral;```这个代码中，我们使用了两个进程来处理时钟的计时和显示逻辑。
VHDL编程--数字钟
一、数字钟要求：1、能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s。
2、可以进行当前时间设置。
二、应用系统功能的详细说明该数字钟使用的是二十四时计时制。
计时时间范围从00：00：00到23：59：59。
当时间及时到23:59:59时，钟面跳转到00：00：00重新下一轮计时。
该数字钟总共有三个按钮，分别是md1控制数字钟的开关，md2(1)控制数字钟的正常运行还是时间设置和md2(0)控制对时还是对分的设置。
md1：为0时，数字钟电源关闭；为1时，数字钟电源开启。
md2(1)：为0时，数字钟正常运行；为1时，数字钟进入设置状态。
md2(0)：为0时，数字钟对时进行设置；为1时，数字钟对分进行设置。
三、主要模块的算法描述1、扫描显示模块scan6由于试验箱上的8只显示数码管只有16个接脚，当显示四个以上时，每次只能显示一位，所以要显示六位要轮流输出，即扫描显示。
人的视觉暂留大约为1/30s，所以每只数码管闪动频率为32Hz即可。
那么8只数码管轮流显示一遍，2、计时模块hourten,huoroen,minten,minone,secten,secone计时模块共分为6个部分，分别是时、分、秒的十位和个位。
由每位之间的逻辑关系以及md1和md2来控制正常计数、进位和对小时分钟的设置。
3、译码模块dec7s把计时模块输出的时、分、秒各位的二进制数翻译成能在七段数码管上显示的七位二进制码，能够显示0~9各个数字。
四、程序的源代码清单library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity digital_clock isport(clk:in std_logic; --扫描频率,>=256Hz clk1:in std_logic; --计时频率,1Hzmd1:in std_logic; --开关，0时有效md2:in std_logic_vector(1 downto 0); --时间设置dout:out std_logic_vector(6 downto 0); --译码显示ms:out std_logic_vector(5 downto 0)); --扫描控制end digital_clock;architecture one of digital_clock issignal sel:std_logic_vector(2 downto 0);signal hou1,hou2,min1,min2,sec1,sec2:std_logic_vector(3 downto 0);signal time:std_logic_vector(3 downto 0);begin---------------------------------------------scan6scan6:process(clk1,hou1,hou2,min1,min2,sec1,sec2)beginif clk1'event and clk1='1' thenif sel="101" thensel<="000";elsesel<=sel+1;end if;end if;case sel iswhen "000"=>ms<="000001";time<=hou1;when "001"=>ms<="000010";time<=hou2;when "010"=>ms<="000100";time<=min1;when "011"=>ms<="001000";time<=min2;when "100"=>ms<="010000";time<=sec1;when "101"=>ms<="100000";time<=sec2;when others=>ms<="100000";time1=sec2;end case;end process scan6;---------------------------------------------hourtenhourten:process(clk,hou2,min1,min2,sec1,sec2,md1,md2)beginif clk'event and clk='1' thenif (hou1&hou2&min1&min2&sec1&sec2="001000110101100101011001") then hou1<="0000"; --当23:59:59时，时十位归0elsif (hou1&hou2="00100011"and md1&md2="001") thenhou1<="0000"; --当设置小时,时位是23时,时十位归0elsif ((hou2&min1&min2&sec1&sec2="10010101100101011001")or(hou2="1001"and md1&md2="001")) thenhou1<=hou1+1; --当正常计时，时间是x9:59:59时，或设置小时，end if; --时位是x9时，时十位加1end if;end process hourten;---------------------------------------------houronehourone:process(clk,min1,min2,sec1,sec2,md1,md2,hou1)beginif clk'event and clk='1' thenif (hou1&hou2&min1&min2&sec1&sec2="001000110101100101011001") then hou2<="0000"; --当23:59:59时，时个位归0elsif (hou2&min1&min2&sec1&sec2="001000110101100101011001") thenhou2<="0000"; --当x9:59:59时，时个位归0elsif ((hou2="1001"or hou1&hou2="00100011")and(md1&md2="001")) thenhou2<="0000"; --当设置小时，时位是x9或23时，时个位归0 elsif (min1&min2&sec1&sec2="0101100101011001)or(md1&md2="001")then hou2<=hou2+1; --当正常计时,时间是xx:59:59时,或设置小时,时个位加1 end if;end if;end process hourone;---------------------------------------------mintenminten:process(clk,min2,sec1,sec2,md1,md2)beginif clk'event and clk='1' thenif (min1&min2&sec1&sec2="0101100101011001") thenmin1<="0000"; --当xx:59:59时，分十位归0elsif (min1&min2="01011001"and md1&md2="000")thenmin1<="0000"; --当设置分钟，分位是59时，分十位归0elsif (min2&sec1&sec2="100101011001")or --正常计时,时间是xx:x9:59时,或(min2="1001"and md1&md2="000") then --设置分钟,时间是x9,分十位加1min1<=min1+1;end if;end if;end process minten;---------------------------------------------minoneminone:process(clk,sec1,sec2,md1,md2)beginif clk'event and clk='1' thenif (min2&sec1&sec2="100101011001") thenmin2<="0000"; --当xx:x9:59时，分个位归0elsif (min2="1001"and md1&md2="000") thenmin2<="0000"; --当设置分钟，分位是x9时分个位归0elsif (sec1&sec2="01011001")or(md1&md2="000") thenmin2<=min2+1; --正常计时,时间是xx:xx:59时,或设置分钟,分个位加1 end if;end if;end process minone;---------------------------------------------sectensecten:process(clk)beginif clk'event and clk='1' thenif (sec1&sec2="01011001") then --当时间是xx:xx:59时，秒十位归0sec1<="0000";elsif sec2="1001"then --当秒位是x9时，秒十位加1sec1<=sec1+1;end if;end if;end process secten;--------------------------------------------seconesecone:process(clk)beginif clk'event and clk='1' thenif sec2="1001" then --当秒位是x9时，秒个位归0sec2<="0000";else sec2<=sec2+1; --否则加1end if;end if;end process secone;------------------------------------------dec7sdec7s:process(time)begincase time iswhen "0000"=>dout<="0111111";when "0001"=>dout<="0000110";when "0010"=>dout<="1011011";when "0011"=>dout<="1001111";when "0100"=>dout<="1100110";when "0101"=>dout<="1101101";when "0110"=>dout<="1111101";when "0111"=>dout<="0000111";when "1000"=>dout<="1111111";when "1001"=>dout<="1101111";when others=>dout<="0111111";end case;end process dec7s;end one;。
基于VHDL语言的数字钟设计
信息与通信工程学院数字电路与逻辑设计实验题目:基于VHDL语言的数字钟设计班级：姓名：学号：日期：指导教师：一.摘要数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。
它的基本功能是计时，计时周期为24小时，显示满刻度23时59分59秒；或者计时周期为12小时并配有上下午指示，显示满刻度为11时59分59秒，通过六个七段数码管显示出来。
本实验主要在理论分析和具体的软硬件实现上，基于VHDL语言编写源代码，使用软件Quartus II 进行处理，再配合具体电路连接，实现一个多功能的数字钟。
关键词：数字钟；VHDL语言；七段数码管二．设计任务要求设计实现一个数字钟。
1.24小时制，显示刻度从0:0:0到23:59:59 。
2.12小时制，显示刻度从0:0:0到11:59:59 。
3.12/24小时制可切换，12小时制下上下午有不同显示（上午发光二极管不亮，下午发光二极管亮）。
4.可手动校对时间，能对时和分进行校正。
5.整点报时功能。
6.闹铃功能，可设置闹铃时间，当计时到预定时间时，蜂鸣器发出闹铃信号，闹铃时间为5秒，可提前终止闹铃。
7.可认为设置时间为倒计时模式8.可切到屏保模式，六个数码管显示为“supper”字样。
三．设计思路和总体设计框图1.设计思路程序设计主要分为四个模块，第一部分，做分频器，分出一秒的时钟用来计数，再分出一个中频时钟用来扫描显示数码管，我选择的频率是50kHZ；第二部分，做计数器，秒随时钟沿计数进1，分钟随着秒计数60次进一，而小时，由于有12/24小时制的切换，时的计数有两个信号来进行，一个信号hour1是分60进一在0到23循环计数，另一个信号hour2是分60进一在0到11循环计数；第三部分，做扫描显示六个七段数码管，通过选通信号6矢量cat来依次使六个数码管亮，数码管每两位对应相应的时分秒；第四部分，其他输入输出单元，比如数字钟的时间修正，闹铃等，这些都是基于前三个部分，做起来难度不大。
数字钟VHDL
数字电子钟设计目录一 . 设计目的二 . 设计要求三 . 设计方案四 . 设计原理五 . 设计过程六 . 调试过程中的问题和解决方法七. 设计小结八．VHDL程序九 . EDA实物图片十. 参考书目一、设计目的1.熟练地运用数字系统的设计方法进行数字系统的设计；2.掌握运用数字钟的VHDL语言设计方法；3.熟悉编程的过程；4.理解运用分频、计时、多路选择器等课本理论；5.进一步的学习电路的调试;二、设计要求1、显示（1）小时——分钟——秒钟（2）小时、分钟和秒钟各用两个数码管来显示（3）小时、分钟、秒钟之间用一杠来显示（4）杠每秒闪烁一次2、时钟（1）一个时钟3、整点报时（当整点的时候，LED闪烁）4、校准（1）能够实现对小时、分钟、秒钟的调整（2）按键去抖动三、设计方案：1、采用一个时钟信号，即扫描时钟，而秒时钟通过扫描时钟分频得到的。
2、利用嵌套的模式，在秒时钟的情况下且无模式选择时，让秒分时自动跳时。
3、使用防抖动的原理，减少按键产生的干扰。
4、当按键an1有效时，运用多路选择器，依次实现校时、校分和校秒多种模式的选择，在校准模式的时候，让数码管闪烁，杠不闪烁。
当按键an2有效时，当模式选择在校时或校分或校秒时，其数码管显示的值累加；当按键an3有效时，当模式选择在校时或校分或校秒时，其数码管显示的值递减。
5、在整点时，运用流水灯进行整点报时显示。
6、用阴极数码管来译码显示时分秒的数值。
四、设计原理1、定义模块1、动态扫描模块2、分频模块3、去抖动模块4、模式选择模块5、（显示+闪烁）模块6、跳时模块7、校时模块（加法模块和减法模块）8、整点报时模块（LED灯移位显示模块）9、译码模块五、设计过程1、定义模块（1）、定义实体：对输入信号（扫描时钟sec_clk，按键(an1,an2,an3)）、输出信号(动态扫描seg，LED输出temp,七段数码管data)进行声明（2）、定义结构体：对中间信号进行声明。
用VHDL语言编写的数字钟程序
永州职业技术学院课程设计课程名称：EDA技术实用教程题目：基于FPGA的数字钟设计系、专业：电子技术系应用电子年级、班级：07级电子大专学生姓名：**指导老师：***时间：2008年12月目录一、系统设计………………………………………………………..1.1设计要求……………………………………………………1.1.1任务………………………………………………..1.1.2要求……………………………………………….1.1.3题目分析…………………………………………二．方案论证与比较…………………………………2.1方案一…………………………………………2.2 方案二…………………………………………2.3 方案三…………………………………………三、设计思路……………………………………………………3.1硬件模块………………………………………………3.2软件模块………………………………………………….四、调试情况………………………………………………….五、系统调试…………………………………………………六、心得体会……………………………………………………... 附：参考文献……………………………………………………..用VHDL语言编写的数字钟程序摘要：本设计要求一个12进制或24进制的具有时、分、秒计时功能的数字钟，并要求能进行时、分、秒调整，每逢时有报时功能。
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
本设计基于FPGA芯片的数字钟的设计，通过多功能数字钟的设计思路，详细叙述了整个系统的硬件、软件实现过程，实现了时间的显示和修改功能、报时功能等，并尽可能的减少误差，使得系统可以达到实际数字钟的允许误差范围内。
关键词：FBGA、数码管、按键一、系统设计1．1 设计要求1．1．1 任务设计并制作一个数字钟，通过设计,掌握电子设计的一般思路,学习电子设计的一般方法。
基于VHDL的数字时钟设计
目录1 概述...................................................................... 错误！未定义书签。
1.1数字时钟的工作原理 (1)1.2设计任务 (1)2 系统总体方案设计 (2)3 VHDL模块电路设计 (3)3.1模块实现 (3)3.1.1分频模块pinlv (3)3.1.2按键去抖动模块qudou (5)3.1.3按键控制模块self1 (6)3.1.4秒、分六十进制模块cantsixty (7)3.1.5时计数模块hourtwenty (9)3.1.6秒、分、时组合后的模块 (9)3.1.7数码管显示模块 (10)3.2数字时钟的顶层设计原理图 (13)3.3系统仿真与调试 (14)结束语 (16)参考文献 (17)致谢 (18)附录源程序代码 (19)1 概述1.1数字时钟的工作原理数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。
秒计数器的计数时钟CLK为1Hz的标准信号，可以由晶振产生的50MHz信号通过分频得到。
当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号，每一秒钟发出一个中断给CPU，CPU采用NIOS，它响应中断，并读出小时、分、秒等信息。
CPU对读出的数据译码，使之动态显示在数码管上。
1.2 设计任务设计一个基于VHDL的数字时钟，具体功能要求如下：1．在七段数码管上具有时--分--秒的依次显示。
2．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按24进制计数，分、秒按60进制计数。
3．整点报时，当计数到整点时扬声器发出响声。
4．时间设置：可以通过按键手动调节秒和分的数值。
此功能中可通过按键实现整体清零和暂停的功能。
(完整word版)24小时数字钟VHDL语言
数字钟的设计」、任务要求：(1) 设计一个数字钟。
(2) 具有时，分，秒计数显示功能，以24小时循环计时(3) 具有清零，调节小时、分钟功能。
(4) 具有整点报时功能，整LED灯花样显示。
1、系统框图：T荃点捱吋盘花畔亦,*5fS*.三、模块说明(含程序代码)1.秒模块程序清单library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity SECOND isport(clk,clr:in std_logic;----时钟/清零信号sec1,sec0:out std」ogic_vector(3 downto 0);----秒高位/低位co:out std」ogic); 输出/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);--- 计数beginif clr='1' then----当ckr为1时，高低位均为0cnt1:="0000";cnt0:="0000";elsif clk'eve nt and clk='1' the nif ent仁"0101" and cnt0="1000" then----当记数为58(实际是经过59个记时脉冲) co<='1';----进位cnt0:="1001";----低位为9elsif cnt0<"1001" then----小于9 时cnt0:=cnt0+1;----计数elsecntO:="OOOO";if cnt1<"0101" then----高位小于 5 时 cnt1:=cnt1+1; elsecnt1:="0000"; co<='0'; end if; end if; end if; sec1<=c ntl; sec0<=c ntO; end process; end SEC;秒模块仿真波形mwmnnmuuuumjumnmnnnnnmmjuuuuumnR秒模块原理图Ei i 1Jsecip. 0J «oD[3.4]coi insti. . 1 B 1. .iVW 召当clr=1时，秒的高低位清零；当 clr=0时，来一个时钟信号 sec0加1，当sec0加到九时清零，co=1, secl 加1。
数字钟VHDL
VHDL实验报告：数字钟一：数字钟的功能1：具有以二十四小时计时、显示、整点报时、时间设置和闹钟的功能。
设计精度要求为1S。
二．功能描述1 . 系统输入：系统状态及校时、定时转换的控制信号为k、trans、set；时钟信号clk,采用1024Hz；系统复位信号reset。
输入信号均由按键产生。
系统输出：LED显示输出，蜂鸣器声音信号输出。
2. 计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。
3. 校时：在计时状态显示下，按下“set键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k 键”则进入“秒复零”状态，第三次按下“k 键”又恢复到正常计时显示状态。
A:“小时”校准状态：在“小时”校准状态下，显示“小时”数码管以1Hz的频率递增计数。
B:“分”校准状态：在“分”校准状态下，显示“分”的数码管以1Hz的频率递增计数。
C:“秒”复零状态：在“秒复零”状态下，显示“秒”的数码管复零。
4. 整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57‘秒发频率为512Hz的低音，在“59”分钟的第“59”秒发频率为1024Hz的高音，结束时为整点。
5. 显示：要求采用扫描显示方式驱动6个LED数码管显示小时、分、秒。
闹钟：闹钟定时时间到，蜂鸣器发出周期为1s的“滴”、“滴”声，持续时间为10s；闹钟定时显示。
6. 闹钟定时设置：在闹钟定时显示状态下，按下“set键”，进入闹钟的“时”设置状态，之后按下“k键”进入闹钟的“分”设置状态，继续按下“k 键”则进入“秒”设置状态，第三次按下“k键”又恢复到闹钟定时显示状态。
A:闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管以1Hz的频率递增计数。
B:闹钟：“分”设置状态：在闹钟“分”设置状态下，显示“分”的数码管以1Hz的频率递增计数。
三：仿真。
分主控模块、计时校时模块、闹钟设定模块、选择显示模块、整点报时及闹铃模块、分频模块、动态显示模块。
基于-VHDL语言实现数字电子钟设计
基于VHDL语言实现数字电子钟的设计一．设计要求：1、设计容选用适宜的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件〔QUARTUS Ⅱ〕进展编译及仿真，设计输入可采用VHDL硬件描述语言输入法〕和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。
2、设计要求〔1〕具有时、分、秒计数显示功能。
〔2〕具有清零的功能，且能够对计时系统的小时、分钟进展调整。
〔3〕小时为十二小时制。
二．实验目的：1.通过这次EDA设计中，提高手动能力。
2.深入了解时事时钟的工作原理，以及时事时钟外围硬件设备的组成。
3.掌握多位计数器相连的设计方法。
4.掌握十进制，六进制，二十四进制计数器的设计方法。
5.继续稳固多位共阴极扫描显示数码管的驱动，及编码。
6.掌握扬声器的驱动。
7.LED灯的把戏显示。
8.掌握CPLD技术的层次化设计方法三.实验方案：数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。
自顶向下的设计方法将一个复杂的系统逐渐分解成假设干功能模块, 从而进展设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。
因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。
通过参考EDA 课程设计指导书，现有以下方案：1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码输出口，扫描用于显示的六个数码管的输出口。
2.底层文件分为：〔1〕时间计数模块。
分秒计数模块计数为60计数，时计数模块为12计数。
〔2〕显示模块。
显示模块由一个六进制计数器模块和一个七段译码器组成。
进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。
基于VHDL语言的二十四进制数字钟
module clock(clk,ena,tt5,tt4,tt3,tt2,tt1,tt0,speak); input clk,ena; output [7:0]tt5; output [7:0]tt4; output [7:0]tt3; output [7:0]tt2; output [7:0]tt1; output [7:0]tt0; reg [7:0]tt5; reg [7:0]tt4; reg [7:0]tt3; reg [7:0]tt2; reg [7:0]tt1; reg [7:0]tt0; reg [3:0]t5; reg [3:0]t4; reg [3:0]t3; reg [3:0]t2; reg [3:0]t1; reg [3:0]t0; output speak; wire x,xa,xb,xc,xd,xe;
闹钟在 23 点 59 分 module example6(clk,clr,ena,cout,t); input clk ,clr,ena; output [3:0] t; output cout; reg cout; reg [3:0] t; always @(posedge clr or posedge clk) begin if (clr) t='b0000; else if (ena) begin if(t<='b0100) begin t=t+1; cout=0; end else begin t=0; cout=1; end end end endmodule module example10(clk,clr,ena,cout,t); input clk ,clr,ena; output [3:0] t; output cout; reg cout; reg [3:0] t; alwaysk) begin if (clr) t='b0000; else if (ena) begin if(t<='b1000) begin t=t+1; cout=0;
VHDL数字时钟
一、功能要求：1、能够分别显示时、分、秒，以24小时循环设计；2、能够对小时、分钟进行调时；3、能够设置闹钟，使其能够在指定时间响；二、设计原理：该数字时钟有三个状态，分别是正常显示状态、调时状态和闹钟设置状态，每当来到一个z的上升沿时，状态改变一次；正常显示状态：对输入的频率clk1进行分频，产生一个与秒的频率相等的频率信号clk,用clk来控制秒的走时，秒的个位每到10往秒的十位进位，秒的十位每到6就往分的个位进位，分的个位十位进位和秒一样，时的个位每到10就往时的十位进位，时的十位每到2就为0；当时间为23:59:59时，全部清零，重新开始计时；调时状态：当处于调时状态时，可对时间进行调整，先选择对哪位进行调整，可分别对分和时的个位和十位进行调整，每当来到一个md2的上升沿时可选中其中一位，每来到一个md3的上升沿时对其进行加“1”操作并设置一个开关allow1，当allow1接通一次时可把设置的时间赋给正常显示的时间，否则不影响正常显示的时间；闹钟设置状态：当处于闹钟设置状态时，同样通过md2选择要调整的位，并通过md3对其进行加“1”操作，并设置一个闹钟开关allow2，接通时闹钟开启；数字显示：对6个显示器用一个频率进行循环扫描，利用人眼停留的效果使其达到同时显示的效果；三、变量说明：端口说明：clk1:输入频率md1:负责对时钟状态的切换，每接通一次，状态就切换一次md2:在调时状态和闹钟设置状态时，负责选定对那个位进行操作（时的个位和十位，分的个位和十位）md3:负责对所选中的位进行加“1”操作，每接通一次，就加“1”allow1:负责是否确定对时钟的设置，设置好时钟后，若allow1接通一次，时钟就被修改；若allow1没有接通，则所调整的时间对原来的时钟没有影响allow2:负责是否确定开启闹钟，当allow2处于接通状态时，时钟到了设置的时间闹钟会响，断开allow2闹钟关闭speak:负责闹钟的发声dout,sellout:负责板子上显示管的显示数字内部变量说明：sel:选择哪个位置显示数counter:对输入频率进行分频，得出秒的频率clkcounter1:对输入频率进行分频，得出闹钟发声的频率z:选择时钟的状态，“00”为正常显示状态，“01”为调整状态，“10”为闹钟设置状态k:选择要对哪位进行操作，“00”为分的个位，“01”为分的十位，“10”为时的个位，“11”为时的十位hou1,hou2,min1,min2,sec1,sec2:分别代表正常显示状态下的时的十位，个位；分的十位，个位；秒的十位，个位；hou1n,hou2n,min1n,min2n,:分别代表处于调时状态时的时和分的十位和个位；seth1,seth2,setm1,setm2:分别代表处于闹钟设置状态的时和分的十位和个位；h1,h2,m1,m2,s1,s2:分别代表最终显示在板子上的时、分、秒的十位和个位；四、源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zhong isport(clk1:in std_logic;md1:in std_logic;-----xuan ze zhuang taimd2:in std_logic;------xuan ze she zhi na ge wei zhimd3:in std_logic;------jia yiallow1:in std_logic;allow2:in std_logic;speak:out std_logic;-----nao zhongdout:out std_logic_vector(6 downto 0);-------shu chuselout:out std_logic_vector(5 downto 0));-----xuan ze xian shi end zhong;architecture one of zhong issignal sel:std_logic_vector(2 downto 0);signal hou1:std_logic_vector(3 downto 0);signal hou2:std_logic_vector(3 downto 0);signal min1:std_logic_vector(3 downto 0);signal min2:std_logic_vector(3 downto 0);signal hou1n:std_logic_vector(3 downto 0);signal hou2n:std_logic_vector(3 downto 0);signal min1n:std_logic_vector(3 downto 0);signal min2n:std_logic_vector(3 downto 0);signal seth1:std_logic_vector(3 downto 0);signal seth2:std_logic_vector(3 downto 0);signal setm1:std_logic_vector(3 downto 0);signal setm2:std_logic_vector(3 downto 0);signal sec1:std_logic_vector(3 downto 0);signal sec2:std_logic_vector(3 downto 0);signal h1:std_logic_vector(3 downto 0);signal h2:std_logic_vector(3 downto 0);signal m1:std_logic_vector(3 downto 0);signal m2:std_logic_vector(3 downto 0);signal s1:std_logic_vector(3 downto 0);signal s2:std_logic_vector(3 downto 0);signal counter:std_logic_vector(8 downto 0);-----------secondsignal countern1:std_logic_vector(7 downto 0);----------speakersignal clk:std_logic;----------secondsignal clkn1:std_logic;-----speakersignal k:std_logic_vector(1 downto 0);---------xuan ze xian shisignal z:std_logic_vector(1 downto 0);------00 zheng chang ;01 tiao zheng;10 nao ling;-------------------------------------------------beginfen:process(clk1)beginif(clk1'event and clk1='1')thenif(counter="110000000")thencounter<="000000000";clk<=not clk;elsecounter<=counter+'1';end if;if(countern1="10000000")thencountern1<="00000000";elseclkn1<=not clkn1;end if;end if;end process fen;-------------------------------------------kong:process(md2)beginif( md2'event and md2='1')thenif(k="11")thenk<="00";elsek<=k+1;end if;end if;end process kong;process(md1)beginif(md1'event and md1='1')thenif(z="10")thenz<="00";elsez<=z+1;end if;end if;end process;----------------------------------------------choice:process(clk1)beginif clk1'event and clk1='1' thenif sel="101" thensel<="000";elsesel<=sel+1;end if;end if;end process choice;-------------------------------------------zheng chang xian shi-----------------------------------------------hour1hou_1:process(clk,hou2,min1,min2,sec1,sec2)beginif clk'event and clk='1' thenif (hou1="0010" and hou2="0011" and min1="0101" and min2="1001" and sec1="0101" andsec2="1001") thenhou1<="0000";elsif (hou2="1001"and min1="0101" and min2="1001" and sec1="0101" and sec2="1001") thenhou1<=hou1+1;end if;end if;if(allow1='1' and z="01")thenhou1<=hou1n;end if;end process hou_1;-----------------------------------------------hour2hou_2:process(clk,min1,min2,sec1,sec2,hou1)beginif clk'event and clk='1' thenif (hou1="0010" and hou2="0011"and min1="0101" and min2="1001" and sec1="0101" andsec2="1001") thenhou2<="0000";elsif hou2="1001"and(min1="0101" and min2="1001" and sec1="0101" and sec2="1001") thenhou2<="0000";elsif (min1="0101" and min2="1001" and sec1="0101" and sec2="1001")thenhou2<=hou2+1;end if;end if;if(allow1='1' and z="01")thenhou2<=hou2n;end if;end process hou_2;-----------------------------------------------min1min_1:process(clk,min2,sec1,sec2)beginif clk'event and clk='1' thenif (min1="0101" and min2="1001" and sec1="0101" and sec2="1001") then min1<="0000";elsif (min2="1001"and sec1="0101" and sec2="1001") thenmin1<=min1+1;end if;end if;if(allow1='1' and z="01")thenmin1<=min1n;end if;end process min_1;----------------------------------------------min2min_2:process(clk,sec1,sec2)beginif clk'event and clk='1' thenif (min2="1001" and sec1="0101" and sec2="1001")thenmin2<="0000";elsif (sec1="0101" and sec2="1001")thenmin2<=min2+1;end if;end if;if(allow1='1' and z="01")thenmin2<=min2n;end if;end process min_2;---------------------------------------------second1sec_1:process(clk)beginif clk'event and clk='1' thenif (sec1="0101" and sec2="1001")thensec1<="0000";elsif sec2="1001"thensec1<=sec1+1;end if;end if;if(allow1='1' and z="01")thensec1<="0000";end if;end process sec_1;--------------------------------------------second2sec_2:process(clk)beginif clk'event and clk='1' thenif sec2="1001" thensec2<="0000";else sec2<=sec2+1;end if;end if;if(allow1='1' and z="01")thensec2<="0000";end if;end process sec_2;-----------------------------------------------------------------------------------shi jian tiao zheng process(md3)-----------hour1beginif(z="01")thenif(k="11")thenif(md3'event and md3='1')thenif(hou1n="0010")thenhou1n<="0000";elsehou1n<=hou1n+1;end if;end if;end if;end if;end process;process(md3)-----------hour2beginif(z="01")thenif(k="10")thenif(md3'event and md3='1')thenif(hou2n="1001")or(hou1n="0010" and hou2n="0011")then hou2n<="0000";elsehou2n<=hou2n+1;end if;end if;end if;end if;end process;process(md3)-----------min1beginif(z="01")thenif(k="01")thenif(md3'event and md3='1')thenif(min1n="0110")thenmin1n<="0000";elsemin1n<=min1n+1;end if;end if;end if;end if;end process;process(md3)------------min2beginif(z="01")thenif(k="00")thenif(md3'event and md3='1')thenif(min2n="1001")thenmin2n<="0000";elsemin2n<=min2n+1;end if;end if;end if;end if;end process;--------------------------------------------------------------------------------------she zhi nao zhong sethour1:process(md3)beginif(z="10")thenif(k="11")thenif(md3'event and md3='1')thenif(seth1="0010")thenseth1<="0000";elseseth1<=seth1+1;end if;end if;end if;end if;end process sethour1;-------------------------------------------sethour2:process(md3)beginif(z="10")thenif(k="10")thenif(md3'event and md3='1')thenif(seth2="1001")or(seth2="0010" and seth2="0100")then seth2<="0000";elseseth2<=seth2+1;end if;end if;end if;end if;end process sethour2;-------------------------------------------setmin1:process(md3)beginif(z="10")thenif(k="01")thenif(md3'event and md3='1')thenif(setm1="0110")thensetm1<="0000";elsesetm1<=setm1+1;end if;end if;end if;end if;end process setmin1;----------------------------------------------setmin2:process(md3)beginif(z="10")thenif(k="00")thenif(md3'event and md3='1')thenif(setm2="1001")thensetm2<="0000";elsesetm2<=setm2+1;end if;end if;end if;end if;end process setmin2;----------------------------------------------------------------------------------------nao zhongspeaker:process(clk1,hou1,hou2,min1,min2)beginif clk1'event and clk1='1'thenif(allow2='1')thenif seth1=hou1 and seth2=hou2 and setm1=min1 and setm2=min2 thenspeak<=clkn1;elsespeak<='0';end if;end if;end if;end process speaker;--------------------------------------------------------------------------------------disp:process(sel,md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,setm1,setm2) beginif sel="000" thenselout<="111110";case h1 iswhen "0000"=>dout<="1000000";--0when "0001"=>dout<="1111001";--1when "0010"=>dout<="0100100";--2when others =>dout<="1000000";--0end case;elsif sel="001" thenselout<="111101";case h2 iswhen "0000"=>dout<="1000000";--0when "0001"=>dout<="1111001";--1when "0010"=>dout<="0100100";--2when "0011"=>dout<="0110000";--3when "0100"=>dout<="0011001";--4when "0101"=>dout<="0010010";--5when "0110"=>dout<="0000010";--6when "0111"=>dout<="1111000";--7when "1000"=>dout<="0000000";--8when "1001"=>dout<="0010000";--9when others=>dout<="1000000";end case;elsif sel="010" thenselout<="111011";case m1 iswhen "0000"=>dout<="1000000";--0 when "0001"=>dout<="1111001";--1 when "0010"=>dout<="0100100";--2 when "0011"=>dout<="0110000";--3 when "0100"=>dout<="0011001";--4 when "0101"=>dout<="0010010";--5 when others=>dout<="1000000";--0 end case;elsif sel="011" thenselout<="110111";case m2 iswhen "0000"=>dout<="1000000";--0 when "0001"=>dout<="1111001";--1 when "0010"=>dout<="0100100";--2 when "0011"=>dout<="0110000";--3 when "0100"=>dout<="0011001";--4 when "0101"=>dout<="0010010";--5 when "0110"=>dout<="0000010";--6 when "0111"=>dout<="1111000";--7 when "1000"=>dout<="0000000";--8 when "1001"=>dout<="0010000";--9 when others=>dout<="1000000";--0 end case;elsif sel="100" thenselout<="101111";case s1 iswhen "0000"=>dout<="1000000";--0 when "0001"=>dout<="1111001";--1 when "0010"=>dout<="0100100";--2 when "0011"=>dout<="0110000";--3 when "0100"=>dout<="0011001";--4 when "0101"=>dout<="0010010";--5 when others=>dout<="1000000";--0 end case;elsif sel="101" thenselout<="011111";case s2 iswhen "0000"=>dout<="1000000";--0 when "0001"=>dout<="1111001";--1 when "0010"=>dout<="0100100";--2 when "0011"=>dout<="0110000";--3 when "0100"=>dout<="0011001";--4 when "0101"=>dout<="0010010";--5when "0110"=>dout<="0000010";--6when "0111"=>dout<="1111000";--7when "1000"=>dout<="0000000";--8when "1001"=>dout<="0010000";--9when others=>dout<="1000000";--0end case;end if;if z="00" then---------------zheng chang xian shih1<=hou1;h2<=hou2;m1<=min1;m2<=min2;s1<=sec1;s2<=sec2;elsif z="01"thenh1<=hou1n;h2<=hou2n;m1<=min1n;m2<=min2n;s1<="0000";s2<="0000";elsif z="10" then ----------------nao zhong xian shi h1<=seth1;h2<=seth2;m1<=setm1;m2<=setm2;s1<="0000";s2<="0000";end if;end process disp;------------------------------------------end one;11。
VHDL课程设计(数字钟)
1.设计任务及要求：
设计任务：设计一台能显示时、分、秒的数字钟。具体要求如下：
（1）由实验箱上的时钟信号经分频产生秒脉冲；
（2）计时计数器用24进制计时电路；
（3）可手动校时，能分别进行时、分的校正；
（4）整点报时；
（5）选做：可设置闹时功能，当计时计到预定时间时，扬声器发出闹铃信号，闹铃时间为4s，并可提前终止闹铃。
end if;
end if;
if sethour='1' then
h0:=h0+1;
if h0="1010" then
h0:="0000";
h1:=h1+1;
ifh0="0100"and h1="0010"
then h0:="0000";h1:="0000";
end if;
end if;
end if;
3.2.3.秒计时模块
将“秒计时脉冲”clk接信号源单元的1HZ脉冲信号，此时秒显示将从00计时到59，然后回到00，重新计时。在秒位进行计时的过程中。
秒计时器是由一个60进制的计数器构成的，具有置数和计数功能。其中rst为置数信号，当rst为1时，秒计时器置数。clk为驱动秒计时器的时钟，sec1、sec0为秒计时器的高位和低位输出。
begin
if(clk1'event and clk1='1') then
if(count="10") then
count:=(others=>'0');
tmp<=not tmp;
基于VHDL语言的多功能数字钟设计
摘要VHDL作为一种硬件描述语言，可用于数字电路与系统的描述、模拟和自动设计与仿真等，是当今电子设计自动化的核心技术。
本文使用VHDL语言设计了一个数字时钟电路，给出了设计该数字系统的流程和方法。
本设计方法具有硬件描述能力强，设计方法灵活，便于修改等优点，大大降低了数字系统设计的难度，提高了工作效率。
本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在MAX+PlusⅡ工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于CPLD的数字钟。
系统主芯片采用EPM7128SLC84，由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的校时、清零、启停功能。
关键词：硬件描述语言，VHDL，数字电路设计, 数字钟Digital Clock Design Based On The Hardware DescriptionLanguage(VHDL)Author: 。
Tutor: 。
AbstractVHDL can be used to describe,simulate and digital system automatically. Nowdays,it becomes a key technology in automatic electronic design. There is a lot of superiority in this description language.This article introduces the method and the process using VHDL to design a digital system by an example of digital clock dasign. The result given in this paper shows that VHDL is one of the strongest tools in hardware description and it is a flexible among the design method. The method given in this paper can reduce the difficulty of digital system design and improve the work efficiency.The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in MaxplusII tools environment, a top-down design, by the various modules together build a CPLD-based digital clock.The main system chips used EPM7128SLC84, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to modify, cleared , start and stop the digital clock.Key words: Hardware description language,VHDL, Digital circuit design, digital clock目录1 绪论 (1)1.1课题背景 (1)1.2本课题研究的内容 (1)2 总体设计方案 (3)3 单元模块电路设计 (4)3.1时间显示电路模块设计 (4)3.2按键及指示灯电路模块的设计 (5)3.3蜂鸣器及有源晶振电路的设计 (7)3.4CPLD编程下载电路的设计 (8)3.5电源电路的设计 (9)3.5.1变压器次级电压估算 (9)3.5.2 变压器输入功率的计算 (9)3.5.3 滤波电容参数的选取 (10)3.6EPM7128SLC84器件介绍 (10)4 CPLD 编程设计 (11)4.1系统信号的定义及顶层模块 (11)4.2时钟节拍产生模块 (12)4.3模式选择功能模块 (14)4.4快速时间设置功能模块 (16)4.5秒、分、时计时与时间调整模块 (16)4.6闹铃时间设置模块 (18)4.7闹铃与整点报时模块 (19)4.8七段显示译码模块 (20)4.9LED显示模块 (22)5 系统功能仿真 (25)5.1时钟节拍产生模块的仿真波形 (25)5.2模式选择功能模块的仿真波形 (26)5.3闹铃设置功能模块的仿真波形 (27)5.4七段译码功能模块的仿真波形 (28)5.5LED显示功能模块的仿真波形 (30)5.6系统总体功能仿真波形 (31)总结 (32)致谢 (33)参考文献 (34)附录A：基于CPLD的多功能数字钟电路图 (35)附录B：基于VHDL语言的时、分、秒等电路的源码 (36)1绪论1.1 课题背景我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。
vhdl设计实例
vhdl设计实例VHDL设计实例：数字电子钟引言：数字电子钟是一种常见的电子设备，用于显示当前时间。
本文将介绍如何使用VHDL设计一个简单的数字电子钟。
一、设计概述数字电子钟由时钟模块、数码管显示模块和控制模块组成。
时钟模块用于生成计时脉冲，数码管显示模块用于将时钟模块输出的计时脉冲转换为对应的数字显示，控制模块用于调整时钟和设置时间。
二、时钟模块设计时钟模块是整个电子钟的核心，它需要能够精确地生成计时脉冲。
使用VHDL语言，可以使用计数器和时钟分频器实现时钟模块。
计数器用于计数，时钟分频器用于将计数器的输出分频为1秒钟一次的脉冲。
三、数码管显示模块设计数码管显示模块用于将时钟模块输出的计时脉冲转换为数字显示。
在数码管显示模块中，每个数码管对应一个数字显示，通过切换不同的数码管，可以实现显示小时、分钟和秒钟。
使用VHDL语言，可以使用多路复用器和BCD转换器实现数码管显示模块。
四、控制模块设计控制模块用于调整时钟和设置时间。
通过增加按钮和减少按钮，可以实现调整时钟的功能。
通过设置按钮，可以进入设置时间的模式，并通过增加按钮和减少按钮设置小时、分钟和秒钟。
使用VHDL语言，可以使用状态机实现控制模块。
五、测试与验证在设计完成后，需要进行测试和验证。
可以使用仿真工具对设计的各个模块进行仿真，验证其功能是否正常。
同时，还可以将设计烧录到FPGA开发板上进行实际测试，确保数字电子钟能够正常工作。
六、总结本文以VHDL设计实例为题，详细介绍了数字电子钟的设计过程。
通过时钟模块、数码管显示模块和控制模块的设计，实现了一个简单的数字电子钟。
通过测试和验证，确保了设计的正确性和可靠性。
希望本文对读者理解VHDL设计实例并进行创作有所帮助。
通过自己的实践和研究，不断探索和创新，可以设计出更多实用的数字电子设备。
让我们一起努力，推动数字电子技术的发展！。
VHDL--数字钟.
1．实验目的1．学习数字钟的基本原理2．学习数字钟的基本设计方法3．学习数字钟的校时控制的基本设计方法4．学习数字钟的中可变进制计数器的设计方法5．掌握采用VHDL 语言设计频率测量和周期测量2．实验原理数字钟的主要功能有年月日时分秒的显示输出功能，以及对日期和时间进行设置的功能，还可以有整点报时，闹钟功能。
设计数字钟的核心问题是时钟日期的自动转换功能。
即自动识别不同月份的天数不同的控制。
据此可以设计一个如图3-13 所示结构的数字钟，该数字钟包括校时模块、月份天数处理模块、时分秒计时模块、年月日模块和输出选择模块。
图3-13 数字钟原理框图3．实验内容1．根据图3-13 设计数字钟的各模块电路2．仿真设计结果3．用vhdl 语言完成设计4．分析设计方法，选择最佳方案完成天数处理功能5．设计两键校时操作4．设计实例library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity digital_clock isport(clk,iset,oset,en:in std_logic;i1,i2,i3,i4:std_logic_vector(3 downto 0);o1,o2,o3,o4,o5,o6:out std_logic_vector(3 downto 0));end digital_clock;architecture rtl of digital_clock issignal hmd:integer; --meiyuetianshusignal zs,om:std_logic_vector(1 downto 0); --:=signal ya,yb,yc,yd,moa,mob,da,db,ha,hb,ma,mb,sa,sb,ms:std_logic_vector(3 downto 0); --shuchusignal bya,byb,byc,byd,bmoa,bmob,bda,bdb,bha,bhb,bma,bmb,bsa,bsb,bms:std_logic_vector(3 downto 0); --shurubeginin_set:process(iset)beginif(iset='1' and iset'event) thenzs<=zs+'1';end if;end process in_set;out_set:process(oset)beginif(oset='1' and oset'event) thenom<=om+'1';end if;end process out_set;input:process(zs,iset)beginif(iset='1' and iset'event) thenbsa<="0000";bsb<="0000";bms<="0000";if zs="00" thenbya<=i1;byb<=i2;byc<=i3;byd<=i4;elsif zs="01" thenbmoa<=i1;bmob<=i2;bda<=i3;bdb<=i4;elsif zs="10" thenbha<=i1;bhb<=i2;bma<=i3;bmb<=i4;elseend if;end if;end process input;output:process(om,oset)beginif om="01" theno1<=ma;o2<=mb;o3<=sa;o4<=sb;o5<=ms;o6<="0000";elsif om="10" theno1<=moa;o2<=mob;o3<=da;o4<=db;o5<=ha;o6<=hb;elsif om="11" theno1<='0' & week;o2<="0000";o3<=ya;o4<=yb;o5<=yc;o6<=yd; elseend if;end process output;a1:process(clk)beginif(clk='1' and clk'event) thenif en='0' thenya<=bya;yb<=byb;yc<=byc;yd<=byd;moa<=bmoa;mob<=bmob;da<=bda;db<=bdb;ha<=bha;hb<=bhb;ma<=bma;mb<=bmb;sa<=bsa;sb<=bsb;ms<=bms;elsems<=ms+'1';if ms="1001" thenms<="0000";if sb/="1001" thensb<=sb+'1';elsesb<="0000";if sa/="0101" thensa<=sa+'1';elsesa<="0000";if mb/="1001" thenmb<=mb+'1';elsemb<="0000";if ma/="0101" thenma<=ma+'1';elsema<="0000";if(hb/="1001") and ((hb/="0011") or (ha/="0010")) thenhb<=hb+'1';elsif hb="1001" thenhb<="0000";ha<=ha+'1';elsif (hb="0011" and ha="0010") thenhb<="0000"; ha<="0000";if(db/="1001") and ((conv_integer(da)*10+conv_integer(db))/=hmd) thendb<=db+'1';elsif(conv_integer(da)*10+conv_integer(db))=hmd thenda<="0000"; db<="0001";if(mob/="1001")and((mob/="0010")or(moa/="0001"))thenmob<=mob+'1';elsif mob="1001" thenmob<="0000";moa<="0001";elsemob<="0001";moa<="0000";if(yd/="1001") thenyd<=ya+'1';elseyd<="0000";if(yc/="1001") thenyc<=yc+'1';elseyc<="0000";if(yb/="1001") thenyb<=yb+'1';elseyb<="0000";ya<=ya+'1';end if;end if;end if;end if;elsif db="1001" thendb<="0000";da<=da+'1';end if;end if;end if;end if;end if;end if;elseend if;end if;elseend if;end process a1;a2:process(ya,yb,yc,yd)beginif((mob="0001")and(moa="0000"))or(mob="0011")or(mob="0101") or(mob="0111")or(mob="1000")or(mob="0000")or(mob="0010" and moa="0001") thenhmd<=31;elsif mob="0010" thenif(yc="0000")and(yd="0000")thenif(yb(0)='0')and (yb(1)=ya(0))thenhmd<=29;elsehmd<=28;end if;elsif (yd(0)='0')and(yd(1)='0')thenhmd<=28;end if;elsehmd<=30;end if;end process a2;end rtl;。
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ENTITY hour IS
PORT (
CKHOUR : IN STD_LOGIC;
RESET : IN STD_LOGIC;
SETHOUR : IN STD_LOGIC;
A : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
else
CKMIN <= '0';
end if;
end if;
end process;
end trans;
--------------------------------------------------------------------------------------------
B_xhdl1 <= B_xhdl1 + "0001";
ELSE
A_xhdl0 <= A_xhdl0 + "0001";
END IF;
END IF;
END PROCESS;
PROCESS (c, RESET)
ENTITY minute IS
PORT (
CKMIN : IN STD_LOGIC;
RESET : IN STD_LOGIC;
SETMIN : IN STD_LOGIC;
A : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL A_xhdl0 : STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL B_xhdl1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
-- Drive referenced outputs
A <= A_xhdl0;
--------------------------------------------------------------------------------------------
秒计数模块
--------------------------------------------------------------------------------------------
A_xhdl0 <= "0000"; B_xhdl1 <= "00";
ELSIF (A_xhdl0 = "1001") THEN
A_xhdl0 <= "0000";
B_xhdl1 <= B_xhdl1 + "01";
IF (A_xhdl0 = "1001" AND B_xhdl1 = "0101") THEN
A_xhdl0 <= "0000"; B_xhdl1 <= "0000";
ELSIF (A_xhdl0 = "1001") THEN
A_xhdl0 <= "0000";
PORT (
NUM : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
A : OUT STD_LOGIC;
B : OUT STD_LOGIC;
C : OUT STD_LOGIC;
D : OUT STD_LOGIC;
elsif (CLK'event and CLK = '1') then
if (A_xhdl0 = "1001" and B_xhdl1 = "0101") then
A_xhdl0<="0000"; B_xhdl1<="0000";
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity second is
port (
CLK : in std_logic;
RESET : in std_logic;
CKMIN <= '0';
elsif (CLK'event and CLK = '1') then
if (A_xhdl0 = "1001" and B_xhdl1 = "0101") then
CKMIN <= '1';
ELSE
A_xhdl0 <= A_xhdl0 + "0001";
END IF;
END IF;
END PROCESS;
END trans;
--------------------------------------------------------------------------------------------
BEGIN
IF (RESET = '1') THEN
CKHOUR <= '0';
ELSIF (c'EVENT AND c = '1') THEN
IF (A_xhdl0 = "1001" AND B_xhdl1 = "0101") THEN
A <= A_xhdl0;
B <= B_xhdl1;
process (CLK, RESET)
begin
if (RESET = '1') then
A_xhdl0<="0000"; B_xhdl1<="0000";
B : OUT STD_LOGIC_VECTOR(1 DOWNTO 0)
);
END hour;
ARCHITECTURE trans OF hour IS
SIGNAL c : STD_LOGIC;
SIGNAL A_xhdl0 : STD_LOGIC_VECTOR(3 DOWNTO 0);
分计数模块
--------------------------------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
elsif (A_xhdl0 = "1001") then
A_xhdl0 <= "0000";
B_xhdl1 <= B_xhdl1 + "0001";
else
A : out std_logic_vector(3 downto 0);
B : out std_logic_vector(3 downto 0);
CKMIN : out std_logic
);
Байду номын сангаасend second;
译码模块
--------------------------------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY deled IS
B : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CKHOUR : OUT STD_LOGIC
);
END minute;
ARCHITECTURE trans OF minute IS
SIGNAL c : STD_LOGIC;
B <= B_xhdl1;
c <= CKMIN XOR SETMIN;
PROCESS (c, RESET)
BEGIN
IF (RESET = '1') THEN
A_xhdl0 <= "0000"; B_xhdl1 <= "0000";
ELSIF (c'EVENT AND c = '1') THEN
时计数模块
--------------------------------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
BEGIN
IF (RESET = '1') THEN
A_xhdl0 <= "0000"; B_xhdl1 <= "00";
ELSIF (c'EVENT AND c = '1') THEN
IF (A_xhdl0 = "0011" AND B_xhdl1 = "10") THEN
E : OUT STD_LOGIC;
F : OUT STD_LOGIC;
G : OUT STD_LOGIC