第28讲 常用时序逻辑电路—计数器
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第5章
时序逻辑电路
2. 十进制异步计数器（不讲）
1) 十进制异步加法计数器 图5.30所示为4个下降沿触发的JK触发器组成的十进制 异步加法计数器的逻辑图。
40
4) 集成二进制同步计数器
常用的集成二进制同步计数器有加法计数器和可逆计数 器两种，为了增加电路的功能和使用的灵活性，在实际生产 的计数器芯片中，往往还附加了一些控制电路。
18
集成同步二进制计数器 第5章
时序逻辑电路
(1) 集成同步二进制计数器 74LS161 和 74LS163
计数控制端， 高电平有效。 Q0 Q1 Q2 Q3 CTT CTP 74LS161 CO 74LS163 CR LD D0 D1 D2 D3
31
第5章
时序逻辑电路
32
第5章
时序逻辑电路
图5.25 十进制同步加法计数器的状态图
33
第5章
时序逻辑电路
图5.26 十进制同步加法计数器的时序图
34
第5章
时序逻辑电路
2) 十进制同步减法计数器（不讲）
图5.27是十进制同步减法计数器的逻辑图。它也是从4位 二进制同步减法计数器电路的基础上演变而来的。
25
第5章
时序逻辑电路
26
第5章
时序逻辑电路
2. 二进制异步计数器（不讲）
1) 二进制异步加法计数器 按照二进制数规律对时钟脉冲信号进行递增计算的异步 时序逻辑电路，称为二进制异步加法计数器。如图5.19所示 为3位二进制异步加法计数器的逻辑图。
27
第5章
时序逻辑电路
5.3.2
十进制计数器
1. 十进制同步计数器 1) 十进制同步加法计数器 十进制计数器通常是按照8421BCD码进行计数的，由于 十进制计数器的每一个状态都是4位二进制代码，所以需要
四个触发器构成。如图5.24所示为4个下降沿触发的JK触发
器构成的十进制同步加法计数器的逻辑图，它是从4位二进 制同步加法计数器的基础上演变而来的。
28
第5章
时序逻辑电路
图5.24 十进制同步加法计数器的逻辑图
29
第5章
时序逻辑电路
输出方程为
驱动方程为
30
第5章
时序逻辑电路
将上述驱动方程代入JK触发器的特性方程，得状态方程为
10
第5章
时序逻辑电路
由此可以确定选用JK触发器构成的n位二进制同步加法
计数器的驱动方程为
输出方程为
11
第5章
时序逻辑电路
2) 二进制同步减法计数器
按照二进制数规律对时钟脉冲信号进行递减计算的同步 时序逻辑电路，称为二进制同步减法计数器。根据上述加法 计数器的工作原理，容易得出3位二进制同步减法计数器电 路，如图5.14所示。
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第5章
时序逻辑电路
集成同步十进制加法计数器74LS160和74LS162
1. CT74LS160 和 CT74LS162 Q0 Q1 Q2 Q3
CTT CTP 74LS160 CO 74LS162 CR LD D0 D1 D2 D3 CP
CR LD
正如“161”与“163”一样，“160”与“162”的 差别是：“ 160”为异步清 0，“ 162”为同步清 0 ； “160”与“162”的管脚以及其他功能完全相同。
21
第5章
时序逻辑电路
74LS161 与 74LS163 的差别是：“161”为异步清 0， “163”为同步清 0 。其他功能及管脚完全相同。
22
第5章
时序逻辑电路
图5.17 CC4520的引脚排列图和逻辑功能示意图
23
第5章
时序逻辑电路
24
第5章
时序逻辑电路
图5.18 74LS193的引脚排列图和逻辑功能示意图
成的3位二进制同步加法计数器如图5.11所示。
3
第5章
时序逻辑电路
图5.11 3位二进制同步加法计数器逻辑图
4
第5章
时序逻辑电路
由图5.11可知，组成该计数器的是3个下降沿触发的JK
触发器，各触发器的时钟脉冲端都连接在CP上，所以这是一 个同步计数器。
输出方程为
驱动方程为
5
第5章
时序逻辑电路
将驱动方程代入JK触发器的特性方程，得电路的状态方
第5章
时序逻辑电路
第28讲 常用时序逻辑电路—计数器
1
第5章
时序逻辑电路
5.3
计
数
器
计数器的功能是累计输入脉冲个数。它是数字系统中使
用最广泛的时序部件。除了计数之外，计数器还可以用于分 频、定时、产生节拍脉冲和其他脉冲序列以及进行数字运算 等。
2
第5章
时序逻辑电路
5.3.1
二进制计数器
1. 二进制同步计数器 1) 二进制同步加法计数器 按照二进制数规律对时钟脉冲信号进行递增计算的同步 时序逻辑电路，称为二进制同步加法计数器。由JK触发器构
12
第5章
时序逻辑电路
图5.14 二进制同步减法计数器逻辑图
13
第5章
时序逻辑电路
仿照二进制同步加法计数器分析方法，我们很容易得到
选用JK触发器构成的n位二进制同步减法计数器的驱动方程 为
输出方程为
14
第5章
时序逻辑电路
3) 二进制同步可逆计数器
设用U/D表示加减控制信号，且U/D＝0时作加法计数， U/D ＝1时作减法计数，则把二进制同步加法计数器的驱动
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第5章
时序逻辑电路
74LS160 与 74LS162 的功能表 输 入 输 出 CT74LS160 CR LD CTP CTT CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 CO 0 × × × × × × × × 0 0 0 0 0 异步清 0 1 0 × × d3 d2 d1 d0 d3 d2 d1 d0 CO = CTT· Q3 Q0 1 1 1 1 CO = Q3 Q0 ×××× 计 数 1 1 0 × × ×××× 保 持 CO = CTT· Q3 Q0 1 1 × 0 × ×××× 保 持 0 输 入 输 出 CR LD CTP CTT CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 CO CT74LS162 0 × × × × × × × 0 0 0 0 0 同步清 0 1 0 × × d3 d2 d1 d0 d3 d2 d1 d0 CO = CTT· Q3 Q0 1 1 1 1 CO = Q3 Q0 ×××× 计 数 1 进位输出 1 0 × CO = CTT· Q3 Q0 × × × ×9 × 保 持 CO 在输入第 个脉冲时为高 1 1 × 0 10 × 个脉冲时输出下降沿。 ×××× 保 持 0 电平，在输入第
方程与输出方程和二进制同步减法计数器的驱动方程与输出
方程组合起来，并把变量U/D写入方程中，便得到二进制同 步可逆计数器的驱动方程和输出方程：
15
第5章
时序逻辑电路
输出方程为
图5.15为二进制同步可逆计数器的逻辑图。
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第5章
时序逻辑电路
图5.15 二进制同步可逆计数器逻辑图
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第5章
时序逻辑电路
计数状态输出端 , 从高位到低位依次为 Q3、Q2、Q1、Q0。
CT74LS161和CT74LS163
计数脉冲 输入端，上升 沿触发。
CP
进位输出端
CR 功能示意图
置数数据输入端， 为并行数据输入。
LD 为同步置数控 CR 为清 0 控制端， 制端，低电平有效。 低电平有效。
程为
根据以上状态方程列出状态表，如表5.4所示。
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第5章
时序逻辑电路
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第5章
时序逻辑电路
图5.12 3位二进制同步加法计数器的状态图
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第5章
时序逻辑电路
图5.13 3位二进制同步加法计数器的时序图
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第5章
时序逻辑电路
从电路设计角度看，时序图中Q0在每个CP脉冲作用下都
翻转，所以触发器FF0是T′触发器(J0=K0=1)；而其他高位触 发器都工作于保持/翻转方式(等效为T触发器)，其状态翻转 都发生在低位触发器为全“1”的条件下，这是因为二进制计 数中，当低位全“1”时才需要向高位进位。
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第5章
时序逻辑电路
3) 十进制同步可逆计数器（不讲）
把前面介绍的十进制加法计数器和十进制减法计数器用
与或门组合起来，并用 U /D作为加减控制信号，即可获得十
进制同步可逆计数器。
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第5章
时序逻辑电路
4) 集成十进制同步计数器
集成同步十进制计数器有加法计数器和可逆计数器两大 类，都采用8421BCD编码。
19
第5章
时序逻辑电路
图5.16 74LS161的引脚排列图和逻辑功能示意图
20
第5章
时序逻辑电路
74LS161 的主要功能： (1)异步清 0 功能(CR 低电平有效) (2)同步置数功能(LD 低电平有效) (3)计数功能(LR = LD = CTT = CTP = 1) (4)保持功能(LR = LD = 1 ，CTT 和 CTP 中 有 0)
第5章
时序逻辑电路
2. 十进制异步计数器（不讲）
1) 十进制异步加法计数器 图5.30所示为4个下降沿触发的JK触发器组成的十进制 异步加法计数器的逻辑图。
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4) 集成二进制同步计数器
常用的集成二进制同步计数器有加法计数器和可逆计数 器两种，为了增加电路的功能和使用的灵活性，在实际生产 的计数器芯片中，往往还附加了一些控制电路。
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集成同步二进制计数器 第5章
时序逻辑电路
(1) 集成同步二进制计数器 74LS161 和 74LS163
计数控制端， 高电平有效。 Q0 Q1 Q2 Q3 CTT CTP 74LS161 CO 74LS163 CR LD D0 D1 D2 D3
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时序逻辑电路
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时序逻辑电路
图5.25 十进制同步加法计数器的状态图
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时序逻辑电路
图5.26 十进制同步加法计数器的时序图
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时序逻辑电路
2) 十进制同步减法计数器（不讲）
图5.27是十进制同步减法计数器的逻辑图。它也是从4位 二进制同步减法计数器电路的基础上演变而来的。
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时序逻辑电路
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时序逻辑电路
2. 二进制异步计数器（不讲）
1) 二进制异步加法计数器 按照二进制数规律对时钟脉冲信号进行递增计算的异步 时序逻辑电路，称为二进制异步加法计数器。如图5.19所示 为3位二进制异步加法计数器的逻辑图。
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5.3.2
十进制计数器
1. 十进制同步计数器 1) 十进制同步加法计数器 十进制计数器通常是按照8421BCD码进行计数的，由于 十进制计数器的每一个状态都是4位二进制代码，所以需要
四个触发器构成。如图5.24所示为4个下降沿触发的JK触发
器构成的十进制同步加法计数器的逻辑图，它是从4位二进 制同步加法计数器的基础上演变而来的。
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第5章
时序逻辑电路
图5.24 十进制同步加法计数器的逻辑图
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时序逻辑电路
输出方程为
驱动方程为
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第5章
时序逻辑电路
将上述驱动方程代入JK触发器的特性方程，得状态方程为
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第5章
时序逻辑电路
由此可以确定选用JK触发器构成的n位二进制同步加法
计数器的驱动方程为
输出方程为
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时序逻辑电路
2) 二进制同步减法计数器
按照二进制数规律对时钟脉冲信号进行递减计算的同步 时序逻辑电路，称为二进制同步减法计数器。根据上述加法 计数器的工作原理，容易得出3位二进制同步减法计数器电 路，如图5.14所示。
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第5章
时序逻辑电路
集成同步十进制加法计数器74LS160和74LS162
1. CT74LS160 和 CT74LS162 Q0 Q1 Q2 Q3
CTT CTP 74LS160 CO 74LS162 CR LD D0 D1 D2 D3 CP
CR LD
正如“161”与“163”一样，“160”与“162”的 差别是：“ 160”为异步清 0，“ 162”为同步清 0 ； “160”与“162”的管脚以及其他功能完全相同。
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第5章
时序逻辑电路
74LS161 与 74LS163 的差别是：“161”为异步清 0， “163”为同步清 0 。其他功能及管脚完全相同。
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时序逻辑电路
图5.17 CC4520的引脚排列图和逻辑功能示意图
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时序逻辑电路
图5.18 74LS193的引脚排列图和逻辑功能示意图
成的3位二进制同步加法计数器如图5.11所示。
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时序逻辑电路
图5.11 3位二进制同步加法计数器逻辑图
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时序逻辑电路
由图5.11可知，组成该计数器的是3个下降沿触发的JK
触发器，各触发器的时钟脉冲端都连接在CP上，所以这是一 个同步计数器。
输出方程为
驱动方程为
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将驱动方程代入JK触发器的特性方程，得电路的状态方
第5章
时序逻辑电路
第28讲 常用时序逻辑电路—计数器
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第5章
时序逻辑电路
5.3
计
数
器
计数器的功能是累计输入脉冲个数。它是数字系统中使
用最广泛的时序部件。除了计数之外，计数器还可以用于分 频、定时、产生节拍脉冲和其他脉冲序列以及进行数字运算 等。
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时序逻辑电路
5.3.1
二进制计数器
1. 二进制同步计数器 1) 二进制同步加法计数器 按照二进制数规律对时钟脉冲信号进行递增计算的同步 时序逻辑电路，称为二进制同步加法计数器。由JK触发器构
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第5章
时序逻辑电路
图5.14 二进制同步减法计数器逻辑图
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时序逻辑电路
仿照二进制同步加法计数器分析方法，我们很容易得到
选用JK触发器构成的n位二进制同步减法计数器的驱动方程 为
输出方程为
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第5章
时序逻辑电路
3) 二进制同步可逆计数器
设用U/D表示加减控制信号，且U/D＝0时作加法计数， U/D ＝1时作减法计数，则把二进制同步加法计数器的驱动
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时序逻辑电路
74LS160 与 74LS162 的功能表 输 入 输 出 CT74LS160 CR LD CTP CTT CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 CO 0 × × × × × × × × 0 0 0 0 0 异步清 0 1 0 × × d3 d2 d1 d0 d3 d2 d1 d0 CO = CTT· Q3 Q0 1 1 1 1 CO = Q3 Q0 ×××× 计 数 1 1 0 × × ×××× 保 持 CO = CTT· Q3 Q0 1 1 × 0 × ×××× 保 持 0 输 入 输 出 CR LD CTP CTT CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 CO CT74LS162 0 × × × × × × × 0 0 0 0 0 同步清 0 1 0 × × d3 d2 d1 d0 d3 d2 d1 d0 CO = CTT· Q3 Q0 1 1 1 1 CO = Q3 Q0 ×××× 计 数 1 进位输出 1 0 × CO = CTT· Q3 Q0 × × × ×9 × 保 持 CO 在输入第 个脉冲时为高 1 1 × 0 10 × 个脉冲时输出下降沿。 ×××× 保 持 0 电平，在输入第
方程与输出方程和二进制同步减法计数器的驱动方程与输出
方程组合起来，并把变量U/D写入方程中，便得到二进制同 步可逆计数器的驱动方程和输出方程：
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时序逻辑电路
输出方程为
图5.15为二进制同步可逆计数器的逻辑图。
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时序逻辑电路
图5.15 二进制同步可逆计数器逻辑图
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时序逻辑电路
计数状态输出端 , 从高位到低位依次为 Q3、Q2、Q1、Q0。
CT74LS161和CT74LS163
计数脉冲 输入端，上升 沿触发。
CP
进位输出端
CR 功能示意图
置数数据输入端， 为并行数据输入。
LD 为同步置数控 CR 为清 0 控制端， 制端，低电平有效。 低电平有效。
程为
根据以上状态方程列出状态表，如表5.4所示。
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时序逻辑电路
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时序逻辑电路
图5.12 3位二进制同步加法计数器的状态图
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第5章
时序逻辑电路
图5.13 3位二进制同步加法计数器的时序图
9
第5章
时序逻辑电路
从电路设计角度看，时序图中Q0在每个CP脉冲作用下都
翻转，所以触发器FF0是T′触发器(J0=K0=1)；而其他高位触 发器都工作于保持/翻转方式(等效为T触发器)，其状态翻转 都发生在低位触发器为全“1”的条件下，这是因为二进制计 数中，当低位全“1”时才需要向高位进位。
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第5章
时序逻辑电路
3) 十进制同步可逆计数器（不讲）
把前面介绍的十进制加法计数器和十进制减法计数器用
与或门组合起来，并用 U /D作为加减控制信号，即可获得十
进制同步可逆计数器。
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第5章
时序逻辑电路
4) 集成十进制同步计数器
集成同步十进制计数器有加法计数器和可逆计数器两大 类，都采用8421BCD编码。
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时序逻辑电路
图5.16 74LS161的引脚排列图和逻辑功能示意图
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第5章
时序逻辑电路
74LS161 的主要功能： (1)异步清 0 功能(CR 低电平有效) (2)同步置数功能(LD 低电平有效) (3)计数功能(LR = LD = CTT = CTP = 1) (4)保持功能(LR = LD = 1 ，CTT 和 CTP 中 有 0)