FPGA组合逻辑设计

74LS138真值表
74系列数字电路设计
n 无论从逻辑图还是功能表我们都可以看到 74LS138的八个输出引脚，任何时刻要么全为 高电平1—芯片处于不工作状态，要么只有一个 为低电平0，其余7个输出引脚全为高电平1。 如果出现两个输出引脚同时为0的情况，说明该 芯片已经损坏。
4.4 乘法器设计
计算前在BS和CS端口输入被除数和除数，然后在signal线上送高电平， 把数据存到除法计算电路内部，然后经过若干个时钟周期，计算出商和 余数，并在S和R端输出。
4.1.1 RS触发器设计
1. 基本RS触发器
两互补输出端
Q
Q
＆
＆
S
R
两输入端
与非门基本RS触发器的真值表
输入
输出
功能说明
0
0
不定 不定
禁止
1
0
1
0
置1
0
1
0
1
置0
1
1
保持 保持
保持
4.1.2 RS触发器设计
2. 同步RS触发器
3.
基本RS触发器的特点是直接受触发脉
冲控制，只要置0或置1信号一出现，输出状态
0000 1110
1110 1110 0000 1110 0001 1100 1111 1100 0001 1100 0011 1000 0001 1000 0001 1000 0011 0001 0001 0001 0001 0001 0010 0011 0001 0011
除法器的外部接口
BS：4位数据输入，被除数 CS：4位数据输入，除数 S：4位数据输出，商 R：4位数据输出，余数 Signal：输入数据线读取信号 Clk：外部时钟输入信号
FPGA组合逻辑设计 技术
4.1 简单的触发器设计
1. 定义：能够存储一位二进制量信息的基本单 元电路通常称为触发器。
2. 特点：
a) 为了记忆一位二值量信息，触发器应有两个能自行 保持的稳定状态，分别用来表示逻辑0和1，或二进 制的0和1。
b) 在适当输入信号作用下，触发器可从一种稳定状态 翻转为另一种稳定状态；并且在输入信号消失后，能 保持翻转后的状态。
基本D触发器的真值表
CP
D
0
X
0
0
X
1
1
0
0
1
0
1
1
1
0
1
1
1
D触发器在CP高电平作用时，触发器的
说明
0 状态不变
1
0
置0
0
1置11来自随D的状态而定。4.3 74系列数字电路设计
n 译码器是组合电路的一部分，数字系统处理 和加工的信号都是由代码组成的，译码器的功 能就是把代码的特定含义“翻译”出来，将其转 变为对应的控制信号。
n 两个N位二进制数的乘积用X和A= 按“手工计算”的方法给出公式如下。
表示，
下面的例子就是采用了这种“手工计算”方法来 进行两个8位整数相乘
乘法器流程
4.5 除法器设计
n 定点原码移位除法是 将除数放入R2 ，被除数 放入R1 ，R0放余数。其 实现过程如图：
n 以7除以2为例， 其过程如下表。
n 74LS138是一款3-8二进制译码器，它具有 3个输入端、 3个控制端及8个输出端。
74系列数字电路设计
n 由74LS138译码器的逻辑图可以看出，只有
当控制端
为“1、0、0”时，才会在输
出的某一端(由输入端A0 、A1 、A2 的状态决定)
输出低电平信号，其余的输出端仍为高电平。
n 下表列出了74LS138的真值表。
循习 0 1 2 3
4
初始习 1.左移，商0 2.减去0010 3.加0010，商0 4.左移1位 2.减去0010 3.加0010，商0 4.左移1位 2.减去0010 3.商1 4.左移1位 2.减去0010 3.商1 4.左移1位 5.R0右移
步习
余 数 商 ( R0 R1 ) 0000 0111
即随之发生翻转，或仍处于原状态。但在实际
中往往要求触发器状态的翻转受统一的时钟脉
冲控制，这个时钟脉冲也称同步信号(clock
pulse ，简称CP)。
同步RS触发器的逻辑图
Q
Q
A
B
C
D
R
CP
S
给触发器加一个时 钟控制端CP，只有 在CP端上出现时钟 脉冲时，触发器的 状态才能变化。这 种触发器称为同步 触发器。