中频处理部分

中频处置子系统之巴公井开创作
1引言
1.1 引入
●软件无线电的关键技术：第一,需要研究一个开放式、可扩
展、标准化的软件、硬件平台结构.第二,需要研究实现适合于软件无线电系统的高性能射频、数字信号处置器件.第三,需要研究适合于软件无线电的多波段、多速率、多模式信号接收理论和实现方法.
●一方面由于软件无线电在高中频甚至是在射频进行数字化,
这样可以减少模拟环节,使得前端引入的噪声更少,信号失真更小,电路更简洁、软件无线电和普通的窄带接收机相比,瞬时处置的带宽更宽,静态范围更年夜、可扩展性更好.
●另一方面目前市场上的A/D转换器的采样频率不能到达射频
所发射的频率,因此涉及到变频至中频.
作用
●完成高速ADC、高速DAC、数字下变频（DDC）、数字上变频
（DUC）功能；
●芯片通过监控子系统进行配置才华正常工作,实现模拟信号和
数字基带信号的互相转换
数字上变频（DUC）和数字下变频（DDC）功能逐渐由FPGA来实现；使用FPGA既可以实现载波选频产物,也可以实现宽带选频产物；
2组成
2.1 ADC前端驱动电路－经常使用器件
Transformer
包括两类：普通的transformer或者balun
a)无源器件,不会给ADC前端带来额外的噪声,影响ADC SNR性能的丈量；
b)可以有效地隔离信号源地直流分量；
c)使用分歧匝数比的transformer,可以方便地实现升压或者降压
d)应用电路简单,调试方便；
有源器件(运放等)
a)可以提供增益输入,可是由于是有源器件,发生的噪声会影响到ADC的SNR性能；
b)外围电路较复杂,设计时需要考虑运放的输出阻抗、settingtime等指标与ADC芯片的接口；
c)由于增益带宽积的存在,在宽带应用中受到限制.
基于以上特点的考虑,我们的设计中一般使用transformer来驱动ADC.
2.2 ADC前端驱动电路－Trans的主要指标
insertion loss(拔出损耗)
实际的transformer城市有插损,中频应用中一般在1dB以下input return loss（输入端回波损耗）：允许用户设计匹配电路在某些频段满足transformer的响应特性
magnitude imbalance 和 phase imbalance（幅度不服衡和相位不服衡）：理想的transformer的差分端信号应该是幅度相同相位相反的,实际的巴伦总存在幅度和相位的不服衡.这种不服衡经过ADC的传输特性后就会招致ADC的输出信号中存在偶次谐波分量.而且根据理论分析,相位不服衡对偶次谐波分量的影响更年夜.
2.3 ADC前端驱动电路－设计注意事项
设计时尽量选用相位、幅度不服衡较小的transformer,在中频频率低于100MHz时,不服衡带来的影响较小,可以选择单transformer；在中频频率高于100MHz时,一定要选用双巴伦或者双transformer来减小不服衡的影响.下图是采纳单transformer、双巴伦和双transformer时,幅度不服衡和相位不服衡随频率的变动曲线
由图可以看出,在高于100MHz的应用时单transformer的相位不服衡度恶化很严重,使用双巴伦或者双transformer可以有效地改善相位不服衡,价格就是幅度不服衡有些增加,前述分析也指出,幅度不服衡对二次谐波的恶化贡献很小,因此总的二次谐波分量是减小的.
设计时,使用双巴伦的设计可以根据需要只焊接一个巴伦从而节省单板本钱,因此相对双transformer 的结构来说更灵活,实际中应用较多.
由于匝数比高的transformer 中不服衡问题较难解决,因此在设计中尽量选用1:1的transformer 或巴伦.目前公司较多的1:1的transformer 有ADT1-1WT,TC1-1T,巴伦有ETC1-1-13（Maba-007159）、TC1-1-13等.
阻抗匹配的设计,目的：从transformer 输入端看进去的阻抗为50欧姆,可以在低级进行匹配,也可以在次级进行匹配. 其中,Rs=25Ω,则 差分线到ADC 的模拟输入口之间一般串一个小电阻用于隔离ADC 内部的开关信号对信号源的影响,规划时串阻要尽量靠近ADC 侧；如果ADC 要求输入的差分模拟信号具备共模电压输入,注意加共模电压的方法
2.4 A/D
2.4.1 原理
● 采样：奎斯特采样：max _2i s f f ≥
带
通信号采样：()()...3,2,1,01
241220=+=++=n n f n f f fs H L 且()B f f f L H s 22=-=
● 量化：舍入法和截断法.
Ω=+Ω=1.494
2*2510004.60Rin
●编码
.2主要性能
●转换灵敏度假设一个A/D器件的性能输入电压范围为
（-V,V）,转换位数为n,即它有2n个量化电平,则它的
量化电平为△V=2V/2n ,其中△V也可以称之为转换灵敏
度.A/D转换器的位数越多,器件的电压输入范围越小,它
的转换灵敏度越高,也代表能分辨转换过后的量化电平
越多,精度越高.
●信噪比(SNR)在量化过程中,存在量化噪声,通过A/D的
信噪比指标需要衡量A/D器件对系统信号的影响.可以
通过提高采样频率,或者降低模拟信号带宽都可以改善
A/D转换器的信噪比.因此,有需要在A/D采样之前加一
个带通（或低通）滤波器,限制信号带宽.也可以利用数
字滤波器,对采样后的数据进行滤波,把噪声功率滤除,
提高信噪比.
●有效转换位数(ENOB) 由于A/D转换部件不能做到完全
线性,总会存在零点几位乃至一位的精度损失,从而影响
/AD的实际分辨率,降低转换位数.有效转换位数可以通
过丈量各频率点的实际信噪比来计算.总的来说,信号越
年夜,信号频率越低,所能获得的有效转换位数越多.
●孔径误差这是由于模拟信号转换成数字信号需要一按时
间来完成采样、量化、编码等工作引起的.对一个静态
模拟信号.在A/D转换器接通的孔径时间里,输入的模拟
信号的不确定招致输出的不确定误差.在很多A/D转换
器芯片内有个采样坚持电路(采样坚持放年夜器SHA),对
A/D器件而言,在满足采样定理情况下,其所能处置的追
高频率取决于SHA的孔径时间.也就是SHA决定A/D的
最高工作频率,而A/D编码速度决定了A/D的采样速率.
无杂散静态(SFDR) 无杂散静态是指在第一Nyquist区内测得信号幅度的有效值与最年夜杂散分量有效值之比
的分贝数.反映的是在A/D输入端存在年夜信号时,能检
测出有用小信号的能力.
DDC
2.5.1引入
在数字信号处置中,采样后的数据速率越来越高,这对数字信号处置也提出了更高的要求,为了到达这种要求,一个法子是提高数字信号处置的速率；另一个法子是对采样后的数据进行降速处置.DDC在这样的环境下便应运而生了.
2.5.2 原理
图1 DDC原理图
2.5.3功能
将高速A/D转换器的输出信号送入数字下变频器；经两个相乘器所构成的混频器后,将输入的数字信号和复正弦信号发生器发生的正交正弦信号相乘,相乘结果为I、Q两
路信号；再分别经高抽取滤波器和CIC(积分梳状滤波器) 进行处置.其输出是数据流的频率降低至基带信号频率.满
足了FPGA处置信号的能力.
DDC：信道化把持,降低基带信号速率,便于基带数据处置；数字下变频的滤波器设计对频率选择性以及时延等指标起决定性作用；同时滤波器也决定了整机的阻塞特性.
D/ A
数模转换器
DUC
DUC：各载波合路,增加数据速率,减轻模拟中频滤波器的设计压力. 3案例分析
3.1 输出低噪整体抬起
问题描述：AD9779输出之后低噪整体抬起；
原因分析：该问题的原因可能有：AD9779虚焊或短路；
GC5016（DUC芯片）虚焊,招致某一位无输出；
解决方法及步伐：
➢检查AD9779焊接是否有虚焊或断路.若有短路,进行返修；
若无短路进入第2步；
➢使用示波器检查GC5016输出给AD9779的32根数据线（顶层和底层各16根）是否都有信号.若只有某一位无信号,证
明是GC5016虚焊,需要进行返修；若都有信号,进入第3步.
➢单板进入测试模式,检查GC5016是否配置正常.若配置不正常,检查LPC2214焊接是否有短路或者虚焊并进行返修,返修后仍配置不正常则将GC5016进行返修；若配置正常,则更换AD9779.
3.2 数字部份增益减少
问题描述：DAC5682输出之后数字部份增益减少8dB左右；
原因分析：DAC5682配置不正确或者焊接异常（虚焊或短
路）；DAC输出后射频链路不正常引起；
解决方法及步伐：
➢肉眼检查DAC5682是否焊接有问题,若没用问题,进入第2步；
➢如果有条件找同样的模块测试DAC5682输出是否正常,若不正常,检查配置是否正常,有需要时重新配置,若正常,进
入第3步；
➢由于问题归结于射频链路,因此变得有顺序性,一路一路排查.
备注：W+G多模项目中,由于DAC5682输出之后的滤波电路有一些复杂且为呈现问题的所在,难以定位测试点,对焊接带来了一定的影响.
3.3 增益受控
问题描述：模块联调时,后一级增益受控；
原因分析：为了使得设备在输入不稳定的情况下,输出电平
坚持一定的范围,因此在数字系统中引入了AGC
的问题,而引起上述问题的原因,绝年夜大都因为
前级调试增益超越指标或者几近临界,造成AGC
受控,而引起的问题；
解决方法及步伐：
➢单测前级增益,看是否在指标范围之内,如不在或者临界,降低前级增益,尽量使其满足指标,且留有一定余量；
➢测联调增益,增加后级增益,使其满足整个数字板链路增益的要求；
附：
1、关于实现AGC的问题：
例如：A/D输出是11位数据,而第一位是符号位为0,此时软件内部会有高门限值和低门限值的350=11 0101 0000,300=11 0000 0000,这两个值是通过系统的ALC转换后的值和实际测试获得的.当A/D输出值超越最高门限的时候,软件会对衰减累加一的把持,之后继续判断是不是在规定的门限之内,直到AGC稳定,当累加到63=111111=31.5dB的时候,PE4302全部压下去,同时,监控端送来的值会累加衰减值同时作用,可是最年夜也不能超越31.5dB,至于我们所看到的OMT软件中设置值只能以1dB步进,这是监控的软件设置,理论上是可以0.5dB步进的.
有一些项目内部设定温补,意思是PE4302中一部份要预留给温
补,同样用查表确定衰减配置系数的算法和PE4302是一样的.只是衰减值送给的对象纷歧样而已.
2、关于AD之后信号的丈量方法：
很多时候一旦涉及到数字部份出问题的时候,我们几乎束手无策,如果一步一步来,固然最开始的就是AD了,至于AD之后的信号怎么去判断它是否正确与否；
假使ADC输出的数据速率为61.44MHz,因此N位数据输出的频率都是,这个是用示波器可以看到的,而对数据经过AD之后变换成数字信号的年夜小,这个是需要在同一时间下看到的,也就是说需要一个具备11个探头的示波器同时看具体一个时刻的值,这样的方法基本上也是不成能的了,因此需要通过SSCOM 检查内部寄存器来确定AD之后的数据是否正常.
4经常使用芯片引脚界说应用
4.1 AD80141
1~6,9~14：数字输出脚；
30,31：模拟差分输入脚；
18,19,20：SPI总线；
38,39：时钟脚；
引脚界说见表1
表1
4.2 AD80206
拐角界说和封装说明
时间：二O二一年七月二十九日4.3 DAC5688
4.4 DAC5682
时间：二O二一年七月二十九日。