MLC存储信道下的双层LDPC码优化设计

doi:10.3969/j.issn.1003-3106.2022.01.014
引用格式:侯文涛,张顺外,孔令军.MLC 存储信道下的双层LDPC 码优化设计[J].无线电工程,2022,52(1):93-100.[HOU
Wentao,ZHANG Shunwai,KONG Lingjun.Optimal Design of Bilayer LDPC Codes in MLC Storage Channel[J].Radio Engineering,
2022,52(1):93-100.]
MLC 存储信道下的双层LDPC 码优化设计
侯文涛1,张顺外1,孔令军2
(1.南京邮电大学通信与信息工程学院,江苏南京210003;
2.金陵科技学院网络与通信工程学院,江苏南京211169)
摘㊀要:大数据及云存储的发展对传统的存储技术提出了更高的要求㊂为了进一步提升多级存储单元的存储效率,提出了一种双层低密度奇偶校验(Low-Density Parity-Check,LDPC)码的优化设计方法㊂该方法针对多层单元(Multi-level Cell,MLC)信道的非对称性特性,对存储单元的单页添加额外校验比特以提高存储单元闪存信道的译码性能,并对单层LDPC 码和本算法的性能进行了分析㊂仿真结果表明,在多级存储单元信道中使用BP 译码算法进行译码,误码率为10
-5
时,基于双层LDPC 码构造的纠错码算法比单层LDPC 码有约额外4000次的擦除次数的提升,且译码复杂度也相应降低㊂
关键词:多层单元存储信道;低密度奇偶校验码优化;双层低密度奇偶校验码;BP
译码算法中图分类号:TN911.22
文献标志码:A
开放科学(资源服务)标识码(OSID ):
文章编号:1003-3106(2022)01-0093-08
Optimal Design of Bilayer LDPC Codes in MLC Storage Channel
HOU Wentao 1,ZHANG Shunwai 1,KONG Lingjun 2
(1.College of Telecommunication and Information Engineering ,Nanjing University of
Posts and Telecommunications ,Nanjing 210003,China ;
2.School of Networks and Telecommunications Engineering ,Jinling Institute of Technology ,Nanjing 211169,China )
Abstract :The development of big data and cloud storage puts forward higher requirements for the traditional storage technology.In
order to further improve the storage efficiency of multi-level storage units,an optimal design method of bilayer Low-Density Parity-Check
(LDPC)codes is proposed.According to the asymmetric characteristics of Multi-level Cell (MLC)channel,this method adds additional check bits to the single page of storage unit to improve the decoding performance of flash memory channel of storage unit.The performance of single-layer LDPC code and the algorithm are analyzed.The simulation results show that when BP decoding algorithm is used for
decoding in multi-level storage unit channel,when the bit error rate is 10-
5,the error correction code algorithm based on bilayer LDPC
code has about 4000additional erasures compared with single-layer LDPC code,and the decoding complexity is reduced accordingly.
Keywords :MLC storage channel;LDPC code optimization;bilayer LDPC;BP decoding algorithm
收稿日期:2021-11-29
基金项目:中国博士后科学基金资助项目(2020M671595);江苏省博士后科研资助计划资助项目(2020Z198);江苏省大学生创新训练项目(202113573050Y);金陵科技学院高层次人才科研启动资金(jit -b -202110)
Foundation Item:Project Funded by the China Postdoctoral Science Foun-dation (2020M671595);Project Funded by the Postdoctoral Science Foundation of Jiangsu Province (2020Z198);Jiangsu Students Innova-tion Training Program(202113573050Y);JITSF (jit -b -202110)
0㊀引言
近年来,大数据和云存储的发展给信息领域带来了诸多风险和挑战,传统的存储技术不能适应当前高集成度㊁低功耗快速集成电路技术的发展㊂非易失存储(Non-Volatile Memeory,NVM )技术尤其
NAND 存储技术具有高读写速度㊁高集成度和体积小等优点,成为当前研究的热点[1]㊂
多层式存储(Multi-level Cell,MLC)高密度技术
凭借存储容量大㊁单位存储成本低及功耗小等特点受到广泛的关注㊂然而,随着存储密度的增大和单
元尺寸的减小,导致MLC 型NAND 闪存的可靠性降低㊂简单来说,一个闪存单元的重复编程次数是有限的,如果超过某个特定次数,闪存单元就不能执行
. All Rights Reserved.
写入操作㊂未来将会不断地缩小闪存单元的尺寸,也
会加入更多的信息比特到每个存储单元中,因此有效
的P/E循环次数会不断地降低,同时在存储数据进
行读取判决时更容易出现错误㊂因此,解决读写时延
加长㊁P/E次数减少等主要问题以及实现数据的可靠
性存储正成为现阶段存储领域研究的重点[2]㊂当闪存单元的擦除次数达到一定阈值后,其存
储数据的性能急剧下降,此时纠错功能显得尤为重
要㊂传统的纠错码受限于其纠错能力,无法满足MLC型NAND闪存中数据可靠性存储的要求㊂本文结合MLC存储信道的特性,设计了一种适用于MLC闪存中双层低密度奇偶校验(Low-Density Parity-Check,LDPC)码的编译码算法,提升MLC存储使用期内不同阶段的系统性能,实现延迟控制,提高系统的存储效率㊂仿真结果表明,所提出的方法相比于常规的纠错算法有更好的性能,降低了译码算法的复杂度㊂
1㊀相关工作
1.1㊀存储信道下的纠错码
信道编码可有效地改善存储可靠性㊁延长其使
用寿命[3]㊂博斯 乔赫里 霍克文黑姆(Bose-Chaudhuri-Hocquenghem,BCH)码,因为编译码算法复杂度较低㊁纠错能力良好,在可靠性存储中得到了很好的应用[4-6]㊂为了进一步提升BCH码的性能,一些学者也提出了通过级联的方法[7]和平面优化算法[8]来降低复杂度,都取得了很好的性能提升㊂然而,随着TLC等高阶存储器的出现,传统的纠错码受限于其纠错性能及高复杂度,无法进一步满足数据可靠性存储的要求㊂因此,容量限可达的极化码(Polar codes)以及逼近香农限的LDPC码凭借更强的纠错性能在MLC型NAND闪存中的应用引起了广泛的关注[9-15]㊂
LDPC码是一种基于稀疏校验矩阵的线性分组码,由Gallager于1962年首次发现㊂其校验矩阵中的1远小于0的数目,其译码复杂度和最小码距都只随码长呈现线性增加,且相同码率下,LDPC码的纠错性能优于BCH码[16],使得LDPC码在MLC型NAND闪存中的应用成为当前研究的热点㊂文献[11-12]针对LDPC的实现工作致力于减少由细粒度内存感知精度引起的延迟开销,为了解决潜在的BP解码的延迟,Aslam等[13-15]提出了几种改进的BP算法,降低了复杂度和收敛性能㊂
与通信领域不同,面向Flash存储的基于信道编码理论,借助差错控制技术可以保证存储系统的数据可靠性㊂LDPC码不仅要求在保证高编码率的同时达到低误码率,还要求编译码尽可能简单以能够在VLSI中实现㊂QC-LDPC作为一种结构化的
LDPC码,由于其生成矩阵的循环性,硬件实现简单,成为存储领域中比较受欢迎的一种LDPC码㊂文献[17]通过减少奇偶校验矩阵中权重为2的列的数量和优化代码图的结构,提升了纠错性能㊂文献[18]构建了一种基本矩阵,是根据NAND闪存改进的外部信息传输(EXIT)图方法优化的度序列的QC-LDPC码,具有低复杂度的QC编码器结构和易于并行化的原型图解码器结构,可以方便地生成速率兼容的原型LDPC码族㊂
1.2㊀双层LDPC码
双层LDPC码最早在DF中继通信系统中提出[18]㊂Peyman提出了2类双层LDPC码:双层删减码和双层加长码,分别用于源节点向目的节点的信道以及中继节点向目的节点的信道中使用㊂源节点向目的节点传输信息,利用中继节点辅助源节点向目的端传输额外的校验位,在目的端译码时借助2组校验位进行译码,该方法能够提高系统的整体性能㊂将存储系统与中继系统进行类比㊂由于单元间干扰对MLC不同页之间的影响不同,导致其同一单元不同页受到的噪声影响也不同㊂因此,可以将上页和下页分别等效为中继通信系统的源节点与中继节点㊂在下页中加入额外校验位对上页译码进行辅助,使噪声干扰较强的上页获得更好的译码性能㊂2㊀主要任务
2.1㊀MLC闪存信道模型
NAND闪存的基本数据存储单元是浮置栅单元,简称为存储单元(Cell)㊂通过对浮置栅单元进行充电,使其电压值达到不同的阈值范围以表示不同的数据来进行数据存储㊂对MLC闪存中2bit/Cell的单元,阈值电压被分成4个电压区间,电压层级分别为1,2,3,4,每个电压层级对应的数据分别用11, 10,00,01表示㊂每个存储单元中存放的数据由2个比特联合组成,分别为最高有效比特(Most Significant Bit,MSB)和最低有效比特(Least Signifi-cant Bit,LSB)㊂闪存以块(Block)为最小单位执行擦除操作,而读写操作的最小单位为页(Page)㊂MSB构成闪存存储的下页(Lower Page,LP),上页(Upper Page,UP)则由相应的LSB组成㊂MLC型NAND闪存的电压层级如图1所示㊂
. All Rights Reserved.
图1㊀MLC 型NAND 闪存的电压层级Fig.1㊀Voltage level of MLC NAND flash
由于各种电路级噪声的影响,所期望的阈值电压信号受到严重干扰,带来严重的数据可靠性问题㊂本文将编程噪声㊁随机电报噪声(RTN)㊁数据驻留噪声和小区间干扰作为主要的信号退化成分,对MLC 闪存信道进行建模,如图2所示㊂
图2㊀闪存信道模型
Fig.2㊀Flash memory channel model
其阈值电压表示为:
V =V P +{n u +n p +I +n RTN +n ret },
(1)
式中,V P ɪ{V s11,V s10,V s00,V s01}为目标电压水平集合;V s11为擦除状态电压;V s10,V s00,V s01表示编程状态的3个电压;n u ,n p 分别为理想编程操作后出现的与状态相关的编程噪声分量,其中与状态相关的ISPP 噪声n u 只对编程化的状态存储单元产生影响,在迭代编程与验证方法下,通过一系列程序和验证电压脉冲,将每个编程状态配置为各自的验证电压级别V P ,这些电压脉冲被应用于电池的控制门㊂采用这种编程方式,程控状态存储单元对应的阈值电压信号在[0,V pp ]趋向于均匀分布[16]:
P n (u)(V )=
1
V pp ,V P ɪ{V s10~01}0,V P ɪ{V s11}
{
,
(2)
式中,V pp 表示采用ISPP 技术对每一次编程操作阈值电压的增加值㊂
编程噪声同时影响擦除状态和编程状态的单
元,主要由NAND 闪存制造工艺变化造成,可以用高斯分布函数[17]来表示:
P n (p)(V )=1σp ㊀
2π
e -V
2
2σ
p 2
,V P ɪ{V s10~01}1σe ㊀2πe -V 2
2σ
p 2,V P ɪ{V s11}
ìî
íïïïïïï,(3)
式中,σp ,σe 为噪声方差参数㊂
I 表示单元间干扰,由相邻存储单元间的寄生
耦合电容的存在而产生,由CCI 导致的电压改变量V CCI 可以表示为[18]:
V CCI =
ðk
ΔV k
γ
k
㊂(4)
n RTN 表示随机电报噪声,由于反复出现的P /E
循环产生了陷阱,这些陷阱位点捕获带点粒子产生了阈值电压的波动,这种无意识的电压信号波动增加了NAND 闪存通道的噪声方差㊂这种电路级阈值电压失真称为随机电报噪声(RTN)㊂本文用零均值高斯分布函数对RTN 进行建模:
P n (w)(V )=
1
σw
㊀
2π
e -V 22σw 2
,(5)
式中,σw 随PE 周期变化㊂
n ret 表示数据驻留噪声随时间的变化,由存储单
元中数据的变化而导致㊂数据驻留错误与P /E 和存储数据的停留时间有关,其阈值电压分布函数
如下:
P ret (V )=
1
σr
s
㊀
2π
e
-
(V -u r
s )2
2σr
s
2
,(6)
式中,方差σr s 和均值u r s 如下:
u r s
=(V P -x 0)ˑA t (PE )
αi
ˑB t (PE )
α
o
[]ˑln (1+T ),
(7)σr s
=0.3u r
s
,
(8)
式中,A t ,B t ,αi ,αo ,x 0为常数分布参数㊂
2.2㊀双层LDPC 码的设计
面向Flash 存储的LDPC 码不仅要求在保证高编码率的同时达到低误码率,还要求编译码尽可能
简单以能够在VLSI 中实现㊂本文采用QC-LDPC 码作为MLC 型NAND 闪存信道的信道编码方案㊂为保证双层LDPC 码的译码性能,在设计时要求校验矩阵中无短环的存在㊂双层LDPC 码的Tanner 图如图3所示㊂
. All Rights Reserved.
图3㊀双层LDPC 码的Tanner 图Fig.3㊀Tanner graph of Bilayer LDPC code
图3所示的双层LDPC 的Tanner 图可以用
(U αɣL βɣV v )来表示,其中,U α=u 1,u 2, ,u k 1{},是上层子图的校验节点,L β=l 1,l 2, ,l k 2{}是下层子图的校验节点,V v =v 1,v 2, ,v N {}是变量节点㊂虚线表示为双层LDPC 码的短环,构造双层LDPC 码,要确保双层LDPC 码的H two 无短环㊁无停止距离,使H up |
K 2∗N
,H low |
K 1∗(N -K 2)
也满足无短环㊂
给定一个QC-LDPC 码的移位索引矩阵:
P =
1a
a k -1
b ab a k -1
b ︙︙︙b j -1ab j -1 a k -1b j -1éëêêêêêùûúúúúú,
(9)式中,P s ,t =a s b t
ɪGF (p ),0ɤs ɤj -1,0ɤt ɤk -1,a ʂb ɪ{2,3 p -1}㊂参数a ,b ,p ,j ,k 确定
后,一个QC-LDPC 码的校验矩阵就可以生成,根据
如下判决公式,可得到无短环的充要条件[19]:
(b tᶄ
-b t
)(a sᶄ
-1)+(b t
-1)(a s
-1)ʂ0(b tᶄ-b t )(a sᶄ-a s )+(b t -1)(a s -1)ʂ0(b tᶄ-b t )(a sᶄ-1)+(b t -1)(a sᶄ-a s )ʂ0(b tᶄ-b t )(a s -1)+(b t -1)(a sᶄ-a s
)ʂ0(b tᶄ-1)(a sᶄ-a s )+(b t -1)(a s -1)ʂ0(b tᶄ-b t )(a sᶄ-1)+(b t -1)(a sᶄ-1)ʂ0ìî
íï
ïïï
ï
ïïï,mod p ,(10)式中,1ɤs ɤj -2,2ɤsᶄɤj -1,1ɤt ɤk -2,2ɤtᶄɤj -1,s <sᶄ,t <tᶄ㊂通过合理选择a ,b ,p ,j ,
k ,可生成不同码率的QC-LDPC 码的校验矩阵,用于双层LDPC 码的构建㊂
2.3㊀双层LDPC 码的编㊁译码
双层LDPC 码的编码需借助上层矩阵H up 及下层矩阵H low 分别获取校验比特K 1及额外校验比特K 2㊂式(11)中,H two 为双层LDPC 码的校验矩阵,
H up 和H low 分别为上层矩阵和下层矩阵,N 为双层LDPC 码的码长,K 1和K 2分别表示上层LDPC 码和下层LDPC 码的校验比特长度,X 为双层LDPC 码的码字:㊀
H two X =
H up ᶄ|K 1∗N H low |K 2∗N éëêêùû
úú
X =H up |K 1∗(N -K 2)H zero |K 1∗K 2H low |K 2∗N éëêêêù
û
úúúX =o o éëêêùûúú,(11)式中,H zero |K 1∗K 2
为全0矩阵,用于匹配双层LDPC
长度㊂
H up |K 1∗(N -K 2)=
H
θ
up
|
K 1∗(N -K 1+K 2
)|H γup |
K 1∗K
1
[]
,(12)H low |
K 2
∗N =
H θlow |
K 2∗(N -K 2
)
|
H γlow |
K 2∗K
2
[
]
,
(13)
由式(12)可得:
H θup |H γ
up []x 1,x 2, ,x (N -K
1-K 2
)
,c 1,c 2, ,c K 1
[]T =o ,(14)
若H θup 为非奇异矩阵,则K 1校验比特信息可由式(15)计算:
c 1,c 2, ,c K 1
[]T =H γ-1up H θup x 1,x 2, ,x (N -K
1-K 2
)
[]T ㊂(15)
下层LDPC 码的额外比特K 2为:
c 1,c 2, ,c K 2
[]
T
=H γ
-1low H θ
low ㊃
x 1,x 2, ,x (N -K
1
-K 2
),c 1,c 2, ,c K 1
[]T ㊂
(16)
针对MLC 信道的特性,需对MLC 闪存的上下2页数据分别进行编码,具体步骤如下:
①MLC 上页数据编码㊂使用双层LDPC 校验矩阵H two 的上层矩阵H up 对上页数据bit up 进行编码,得上页校验比特K 1㊂
②MLC 上页数据额外校验比特编码㊂使用双
层LDPC 校验矩阵H two 的下层矩阵H low 对上页数据bit up +上页校验比特K 1进行编码,得到上页额外校验比特K 2,存放至MLC 下页㊂
③MLC 下页数据编码㊂为保证MLC 上下页码
长相同,需对下页数据进行编码,得到下页数据的校验比特K 3,其长度为K 1-K 2㊂④对MLC 的上㊁下页数据进行MLC 闪存编
码,得到对应电压阈值㊂
编码过程及各部分长度如图4所示㊂
经过MLC 闪存信道后,其译码过程由两部分组成:阈值电压向码字的映射及码字的译码,具体如下㊂
①对MLC 信道电压进行门限电压的感测,根
据电压值判定上下页数据的似然比㊂初次判定时采用低精度电压感测,以降低读取系统的延迟㊂
. All Rights Reserved.
②对MLC下页进行译码,得到MLC下页数据及额外校验比特K2的译码值㊂若译码失败,感测精度后再次译码,直到预定精度或译码成功㊂若成功,存储额外校验比特K2信息㊂
③用上层校验矩阵H up对MLC上页数据进行译码㊂若译码成功则输出结果,否则读取存储的额外校验比特K2㊂
④对读取额外校验比特K2的MLC上页数据进行双层LDPC码译码,若失败则提高感测精度直到预定精度,否则译码成功
㊂
图4㊀MLC信道双层LDPC编码流程
Fig.4㊀Bilayer LDPC encoding process in MLC channel 需要注意的是,以上是在单独的MLC上页译码失败后才进行双层LDPC码的使用,因此系统的复杂度并不会因为引入额外校验比特后而急剧上升,其具体流程如图5所示
㊂
图5㊀MLC信道双层LDPC译码流程
Fig.5㊀Bilayer LDPC decoding process in MLC channel 3㊀算法仿真
3.1㊀仿真参数及矩阵设计
本文对提出的MLC信道下双层QC-LDPC码优化算法进行数值仿真,以验证方法的有效性㊂重点评估加入额外校验比特位的上页传输性能㊂在解码过程中,共同使用来自MLC上页的码字信息和下页中正确译出的额外校验比特位㊂需要特别注意的是,仿真认为上页译码时能够完全正确地从下页中获取额外校验比特㊂
选取的LDPC码的码长N=2808,码率R1= 3/4,R2=5/6㊂采用BP译码算法,设置最大迭代次数为25和50,具体参数如表1所示㊂
表1㊀仿真参数
Tab.1㊀Simulation parameters
参数值
信道MLC闪存信道
码长2808
码率3/4,5/6
BP译码迭代次数25,50
根据式(10),a=3,b=11,p=234,经验证,符合无短环条件㊂
码率R c=3/4,码长N=2808的双层LDPC矩阵H3/4up以及H3/4low如下:
H3/4up=[H3/4up
1
,H3/4up2],(17)
H3/4low=[H3/4low1,H3/4low2],(18)式中,
H3/4up
1
=
I p1I p11I p121I p161I p133I p59
I p3I p33I p129I p15I p165I p177
I p181I p119I p139
I p75I p135I p183
I p9I p99I p153I p45I p27I p63I p225I p171I p81
é
ë
ê
ê
ê
ê
ê
ù
û
ú
ú
ú
ú
ú
,
(19)
H3/4up
2
=
I p125O I p0
O I p0I p0
I p0I p0O
é
ë
ê
ê
ê
ê
ù
û
ú
ú
ú
ú
,(20)
H3/4low
1
=I p27I p63I p225I p135I p81I p189I p207I p171I p9
[],
(21) H3/4low
2
=I p0O O
[],(22)式中,H3/4up用于生成校验比特K1=702;H3/4low用于生成额外校验比特K2=234㊂此外,为了获得QC-LD-PC码更大的最小距离,H3/4up2,H3/4low2采用双对角线的方式进行矩阵的优化㊂
最终译码双层LDPC矩阵形式如下:
H3/4two=
H3/4up O
K1∗K2
H3/4low I
K2∗K2
é
ë
ê
êê
ù
û
ú
úú㊂(23)
. All Rights Reserved.
同理,R=5/6,码长N=2808的双层LDPC矩阵H5/6up及H5/6low构造方法相同,本文不再给出㊂
3.2㊀性能分析
图6和图7分别为不同迭代次数下码率R为3/4,5/6的MLC闪存上层信息的误码率和误帧率性能比较㊂可以看出,擦除次数P/E较低时,同一码率的情况下采用本文算法的双层QC-LDPC相较于传统的单层QC-LDPC码,误码率与误帧率得到显著提高㊂在10-5的误码率时,能够获得约额外4000次的擦除周期,大大提高了MLC闪存的使用寿命㊂然而,随着P/E擦除次数的增多,信道内干扰加强,本算法与单层LDPC码算法性能相近㊂
(a)MLC闪存上层误码率(N=2808,iter=25
)
(b)MLC闪存上层误码率(N=2808,ite r=50)图6㊀不同迭代次数下MLC闪存上层误码率Fig.6㊀BER of upper layer of MLC flash with different
iterations
(a)MLC闪存上层误帧率(N=2808,iter=25
)
(b)MLC闪存上层误帧率(N=2808,iter=50)
图7㊀MLC不同迭代次数下闪存上层误帧率
Fig.7㊀FER of upper layer of MLC flash with
different iterations
为了比较本算法设计的双层LDPC码对BP译码算法延迟复杂度的影响,图8和图9分别提供了码率R=5/6时最大迭代次数为25次和50次时的性能对比和平均迭代次数曲线㊂
由图8和图9可以看出,在擦除次数较低时,相同的最大迭代次数下,本文所提出的双层LDPC 码相比于单层LDPC码,平均迭代次数显著降低,大大降低了译码的复杂度和延时㊂此外,提高最大迭代次数,双层LDPC码的性能提升优于单层LDPC码,且平均迭代次数的增加较少㊂综上所述,本文提出的算法在复杂度和性能上都优于常规的单层LDPC码㊂
. All Rights Reserved.
图8㊀不同迭代次数下MLC闪存上层误码率
(N=2808,R=5/6)
Fig.8㊀BER of upper layer of MLC flash with
different iterations(N=2808,R=5/6)
图9㊀MLC闪存上层平均迭代次数
(N=2808,R=5/6)
Fig.9㊀Average iteration numbers of upper layer of
MLC flash(N=2808,R=5/6)
4㊀结束语
本文提出了一种基于双层LDPC的MLC信道下的编码方案,通过添加额外校验比特的方式提高MLC闪存的译码性能和降低译码复杂度,并通过合理地设计QC-LDPC码的校验矩阵,在避免短环的前提下,获得具有更大的最小距离的QC-LDPC矩阵㊂仿真结果表明,所提出的算法与单层LDPC码相比,在误码率为10-5时,能够获得约额外4000次擦除周期的提升㊂此外,本算法要求额外校验比特能够完全正确译出,在实现上存在一定困难㊂下一步将寻找合适的下页译码算法来保证获取到额外校验比特的正确性以及高码率下无短环的校验矩阵的参数㊂
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作者简介
㊀㊀侯文涛㊀男,(1998 ),就读于南京邮电大
学电子信息专业,硕士研究生㊂主要研究方向:
纠错码编㊁译码㊁Nand Flash闪存
㊂
㊀㊀张顺外㊀男,(1987 ),博士,副教授,硕士
生导师㊂主要研究方向:高效信道编码㊁协作通
信与网络编码㊁绿色通信㊁第5代/超5代移动通
信㊁基于机器学习的无线信号处理等㊂IEEE会
员㊁中国通信学会会员㊂2016 2017年国家公派
美国德克萨斯大学达拉斯分校访问学者㊂IEEE
ICCT2019㊁IEEE ICCCAS2018等国际会议的Ses-sion Chair,国家自然科学基金网评专家
㊂
㊀㊀孔令军㊀男,(1982 ),博士,副教授,硕士
生导师㊂主要研究方向:人工智能与信息科学交
叉㊁通信与存储系统中新型信号处理与纠错码㊂
2011年1月,获得北京交通大学信号与信息处理
专业博士学位,新加坡南洋理工大学㊁东南大学
双博士后;2014年海外人才引进加入南京邮电大
学,并获得教育部留学回国基金;2015年破格晋升副教授,同年获聘为硕士生导师;2014年至今,共主持国家级㊁省部级科研项目11项;获得2018 苏州高新区科技创新创业领军人才 称号㊂发表SCI期刊近30篇(其中‘IEEE TRANS“10篇),EI期刊和顶级国际会议论文30余篇,发明专利10余项㊂
. All Rights Reserved.。