交通灯的课程设计

成都理工大学工程技术学院

基于FPGA的交通灯设计

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摘要

交通灯是城市交通监管系统的重要组成部分，对于保证机动车辆的安全运行，维持城市道路的顺畅起到了重要作用。目前很多城市交叉路口的交通灯实行的是定时控制，灯亮的时间是预先设定好的，在时间和空间方面的应变性能较差，一定程度上造成了交通资源的浪费，加重了道路交通压力。本文在EDA技术的基础上，利用FPGA的相关知识设计了交通灯控制系统，可以根据实际情况对灯亮时间进行自由调整，整个设计系统通过protel 99软件进行了模拟仿真，并下载到FPGA器件中进行硬件的调试，验证了设计的交通信号灯控制电路完全可以实现预定的功能，具有一定的实用性。

关键词：交通灯时钟信号 EPF10K10LC84-4

目录

摘要 (1)

1.总体设计 (3)

1.1 系统功能与要求 (3)

1.2思路设计 (3)

2.主要模块设计程序 (5)

2.1主程序 (5)

2.2计数及红绿灯控制模块 (6)

2.3时基脉冲发生模块 (6)

2.3译码模块 (6)

3. 所实现功能说明 (7)

3.1实现功能 (7)

3.2仿真波形 (7)

4. 所设计原理图及故障分析 (8)

5.心得体会 (10)

参考文献 (11)

1.总体设计

1.1 系统功能与要求

交通灯控制器控制两个主干道交叉路口的交通，路口车辆多，直行信号、左转弯信号分开显示，a，b两个主干道的通行时间相等，其中指示直行的绿灯亮30 s，指示左转弯的绿灯亮12 s，绿灯变至红灯时，黄灯亮3 s，以便于车辆能停在停车线内，红灯信号的最后3 s相应的黄灯也同时亮，以便提示驾驶人员准备起步。在两个主干道路口都配备传感器用来检测有无车辆通行。当两个主干道都有车辆时，自动处于主干道a绿灯，主干道b红灯的状态，然后轮流切换通行。当主干道a无车辆时，自动处于主干道b绿灯，主干道a红灯的状态；反之亦然，以提高通行效率。

所设计的交通信号灯控制电路，主要适用于在两条干道汇合点形成的十字交叉路口，路口设计两组红绿灯分别对两个方向上的交通运行状态进行管理。交通灯的持续闪亮时间由键盘输入控制。灯亮规则为：当B方向的红灯亮时，A方向对应绿灯亮，由绿灯转换成红灯的过渡阶段黄灯亮，即B方向红灯亮的时间等于A方向绿灯和黄灯亮的时间之和。同理，当A方向的红灯变亮时，B方向的交通灯也遵循此规则。各干道上安装有数码管，以倒计时的形式显示本道各信号灯闪亮的时间。当出现特殊情况时，各方向上均亮红灯，倒计时停止。特殊运行状态结束后，控制器恢复原来的状态，继续运行。

图1 .1十字路口示意图

1.2思路设计

首先由晶振产生出发信号，由控制器处理成1HZ的时钟，利用此时钟进行计数，通过判断计数的值来控制交通灯的亮灭。通过每种灯亮的时间总数与计数值比较得到数码管应该显示的数值，利用分位程序将其分成十位和个位。通过译码电路来实现数码管的显示。本实验

所使用的芯片为EPF10K10LC84-4。整个系统主要由计数模块、控制模块、分频模块、分位模块以及显示电路构成。其中分频模块主要将系统输入的基准时钟信号转换为1 Hz 的激励信号，驱动计数模块和控制模块工作。控制模块根据计数器的计数情况对交通灯的亮灭及持续时间进行控制，并通过分位电路将灯亮时间以倒计时的形式通过数码管显示出来。

由设计任务要求可知，输入部分有：CLK 时钟频率输入，可由实验板上直接提供，为准确确定时间长度，选择High 挡的1MHz 高平信号；无车状态按键KEY ，当按一下键，表示路上无车，信息学院路道路显示红灯，东风路显示绿灯。有车时两路红绿交替。

输出部分有：东西方向和南北方向各使用4个LED 显示，红黄绿各代表红黄绿灯，绿灯和另一个红灯同时亮时为左转时间；东西方向和南北方向计时均为2位数，共需要4个LED 七段数码管显示。Time 信号输出显示的内容。

图1.2 总体设计图

数码管显示

2.主要模块设计程序

2.1主程序

在红绿灯交通信号系统中，大多数的情况是通过自动控制的方式指挥交通的。主程序从整体上把握程序流程，程序如下所示。library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity jtd is

port(clk:in std_logic;

r,g,t,r1,g1,t1:out std_logic;

dout1,dout2,dout3,dout4:out std_logic_vector(6 downto 0));

end entity jtd;

architecture art of jtd is

component clkgen daolu1 is

port(

clk:in std_logic;

clk1:out std_logic );

end componentclkgen;

component daolu1 is

port(

clk:in std_logic;

timel:out std_logic_vector(4 downto 0);

r,g,t:out std_logic);

end component daolu1;

component daolu2 is

port(

clk:in std_logic;

time2:out std_logic_vector(4 downto 0);

r1,g1,t1:out std_logic);

end component daolu2;

component yima is

port (time : in std_logic_vector(4 downto 0);

tim : out std_logic_vector(7 downto 0));

end component yima;

component yima1 is

port (shr : in std_logic_vector(4 downto 0);

chu : out std_logic_vector(7 downto 0));

end component yima1;

signal ad1,ad2:std_logic_vector(4 downto 0);

signal ac1,ac2:std_logic_vector(7 downto 0);