基于FPGA的UART设计
基于FPGA／CPLD的通用异步通信接口UART的设计
２ 整体与各部分 功能详述
Ｕ Ｒ 处理的是并行数据转为串行信号和串行转为并行， ＡＴ
但并不是简单地转换 。分析 Ｕ Ｒ Ａ Ｔ的结构 ， 以看 出 Ｕ Ｒ 可 Ａ Ｔ主 要 由数据总线 接 口、 制逻 辑和状态 接 口、 控 波特率发生 器 、 发 送逻辑和接 收逻辑等 部分组成 ， 各部分间关系如 图 ２ 。 ．
维普资讯
僵Ｊ拄木 与僵Ｊ佑 Ｉ Ｉ
基 于 Ｆ Ｇ ／ Ｐ Ｄ的 通 用 异 通 信 接 口 Ｕ Ｒ Ｐ Ａ ＣＬ 步 Ａ Ｔ的 设 计
ＴｅＤ ｓ ｎｏ Ｕ Ｒ （ ｎ ｅ ａ Ａ ｙｃｒ ｏｓ ｅｅ ｅ Ｔａｓ ｉｅ） ａ ｄｏ Ｐ ＭＣ Ｌ ｈ ｅ ｇ ｆ Ａ Ｔ Ｕ ｉ ｒ ｌ ｓ ｈ ｎｕ ｃｉ ｒ ｒ ｍ ｔｒ ｂｓ ｎＦ Ｇ Ｐ Ｄ ｉ ｖ ｓ ｎ ｏ Ｒ ｖ ｎ ｔ ｅ
ＧＡ Ｃ Ｌ ， Ｐ Ｄ，ｉｉ ｅａｔ ｂ ｔ ｆ ｅ —ｕ ｔｍ ｔｇａｅＣ ｒｕｔ ｏ ｉｉｇＥ ｉ ｔＳｔ ｔｉｕｅｏ ｍｉｃｓｏ Ｉ ｅｒｔ ｉ ｉ。ｃ ｍｂｎｎ ＤＡ ｗｔ ｎＢ Ｃ Ｌ ｉ ｏ ｓ ｕ ｔｈ ｉｉ ｈ ｒ ｓ ｎ ｃ ｈ Ｐ Ｄｗ ｌｃ ｎｔ ｃ ｅｄｇ ｌ ｒ ｔ ｔ ｙｔ ｑ ｉＭｙａ ｄｅｐ ｄｅ ｔ ． ｓａｔ ｌ ｎｒｄ ｃｓａｍｅｈ ｄ ｔ ｅｉ ａｔ ａｅ ｎｔｅｐｏ ｒｍｍａ ｌ ｇｃｄ － ａ ｓｓ ｍ ｕｅ ｎ ｘ ｅｉｎｌ ｒ ｃｅｉｔ ｕｅ ｔｏ ｏｄｓｇ ｕ ｒ ｂ ｓｄｏ ｈ ｒｇａ ｌ ｅ ｙ ｉ ｏ ｎ ｂｅｌ ｉ ｅ ｏ ｖｃ ｉ ｅ矸， ， Ｐ ．Ｔ ｅｃｒ ｕ ｃ ｏ ｆＵＡ Ｔ ｉ ｎ ｇａｅ ｎＦ矗 ＣＰ Ｄ．Ｔ ｌ ｄ ｉｎｉｃｕ ｅ ｈ ｒｎｍｉｅ Ｌ ｇｃ ＧＡ Ｃ Ｉ ｈ ｏｅｆｎ ｔ ｎｏ ｉ Ｒ ｓｉｔ ｒｔｄｉ １ ｅ Ｌ ｎｓ ｅ ｇ ｎ ｌｄｓｔｅＴａ ｓ ｔ ｒ ｏ ｉ、 ｓ ｔ ｔ ｃ ｉｅ ｏ ｉ ａ ｄｔｅＢ ｕ ｒｔ ｎ ｒｔｒ ｌｆｎ ｔ ｎａｅｇｖ ｎｂ ＨＤ ｒｅｉ ｌｍｅ ｔｔ ｎｏ ｅｉ 、ｉ ｌａ ｈ Ｒｅｅｖ ｒＬ ｇｃｎ ａ ｄａｅＧｅ ｅａｏ ．Ａｌ ｕ ｃｉ ｒ ｉｅ ｙＶ Ｌ． ｈ ｅ ｈ ｏ ｍｐｅ ｎａ ｏ ｆ ｓｇ ｓ ｉ ｄ ｎ ｍｕ －
基于FPGA的UART接口开发
应用设计 ：有线通信
一
基于 Ｆ Ａ的 Ｕ Ｒ 接口开发 Ｐ Ｇ ＡＴ
西安 电子科技 大学 齐志强
设 计 背 景
电路板进行 通信 。对数据 传输速率 要求 信号 拉高 ，从而完 成一帧数据 传送 。接 不高 ，传输距离也 不要求 很长 ，但传输 收端 接收到低 电平时 开始计数 ，然后接 数 据要求 准确可靠 。该 接 口可 用来监控 收 ８比特信息 位后 如果 检测到 高电平即 电路内部状 态 ，将 Ｆ ＧＡ内部 信息通过 认 为 已接收 完一帧数据 ，继续 等待下一 Ｐ
ｌ ～－ Ｖ， 辑 ０ 电 平 为 ＋３ ５ ３ 逻 的 ～＋ｌＶ。 ５
设 计 要 求
Ｖ 电平 ，持续 时 间可 以任意长 。本方 案采 ＣＭ ＯＳ电 路 的 电 平 范 围 一 般 是 从 ０ 到
Ｐ Ａ的 Ｉ Ｏ输入输 出电压 ／ 本 接 口作为一 个关于内容 保护系统 用不添加 校验位的方 法 ，以提高 数据传 电源电压 ，Ｆ Ｇ ～３ ３ 为 Ｐ Ａ 的 电路 板的一部 分 ，主 要用于和 计算机 输效 率 。发送 端发送数 据时先发 一低 电 通 常为 ０ ．Ｖ， 了与Ｆ Ｇ 供 电电 进 行通信 ， 也可 与其 他带 ＵＡＲＴ接 口的 平 ，然后 发送 ８比特 数据 ，之 后马上把 压保持一致 ，必须加 电平 转换芯片 。选
互联常 采用 ＲＳ ２ ２ 口方式 ，一般 该 路 的 目的 。 另外 ，电 路 板 上 的 Ｆ ＧＡ 外 比特 数据后没 有检测到高 电平则认 为这 ～３接 Ｐ 接 口由 ＵＡＲＴ 专用 芯片 来 实现 。但 挂有 串行Ｆ ａｈ， ｌｓ 可通过 串 口对 Ｆａ ｈ进 不是一 帧有效数据 ，将 其丢弃 ，继续 等 ｌｓ ＵＡＲＴ接 口芯片一般 引脚较 多 ， 内含许 行调试 ，将 Ｆａ ｈ中的数据输 出至计 算 待起始信号 。时序关 系如 图 ｌ ｌｓ 所示 ，收 并可将数据 通过 串 口写入 Ｆ ａｈ中 。 发 可 同时 进 行 ，互 不 干 扰 。 ｌｓ 多辅 助模块 和一些辅助 功能 ，在 实际使 机 ， 用时 往往用 不到这些功能 ，因此若采 用 简而 言之 ，该接 口是作为计 算机与 电路
基于FPGA的UART电路的设计
ＵＡＲＴ传 送 一 个 字 符 以 起 始 位 （ ｔｒ ｉ） 开 Ｓ ａｔＢｔ
始 ， 以停 止位 （ ｔｐ Ｂｔ 结 束 ，字 符 之 间 没 有 固 定 Ｓｏ ｉ ）
的 时 间 间 隔 要 求 。每 一 个 字 符 的 前 面 都 有 一 位 起 始 位 （ 电 平 ，逻 辑 值 Ｏ ，字 符 本 身 由 ５ ８位 数 据 位 低 ） ～
波特率发 生模 块 、发送模块和接 收模块 ，并 给 出了仿真 结果 。程序 下载 到 Ｆ Ｇ 芯 片中 ，通信 数据 完全 正确 。 ＰＡ
该设计 不仅实现 了异步通讯 的主要 功能 ，而且 电路 简单 ，工 作稳定 、可靠 ，可 以将 其灵 活地嵌 入到各 个通 信系
统 中。
关 键 词 ：Ｆ ＧＡ；ＵＡ Ｐ ＲＴ；ＶｅｉｇＨＤ ｒｏ Ｌ ｌ
Ａｂ ｔａ ｔ ｓ ｒ ｃ ：Ｔｈ ｓ ｐ ｐ ｒ ｄ ｓ ｒｂ ｓ ｔ ｅ ｆ ｎ ｔ ｎ ａ ｄ ｃ ａ ａ ｔ ｒ ｔｃ ｆ Ｕ ＡＲＴ． Ｔｈ ｅ ｕ ｃ ｉ ｎ ｆ ＦＰ ｉ ａ ｅ ｅ ｃ ｉ ｅ ｈ ｕ ｃ ｉ ｎ ｈ ｒ ｃ ｅ ｉ ｉｓ ｏ ｏ ｓ ｅ ｋ ｙ ｆ ｎ ｔ ｓ ｏ ＧＡ ， ｗｈ ｃ ｏ ｉｈ ｉｃ ｕ ｅ ｂ ｕ ａ ｅ ｐ ｏ ｕ ｅ ， ｔａ ｓ ｔ ｅ ｎ ｅ ｅｖ ｒ ｗｅ ｅ ｉ ｌｍ ｅ ｔ ｄ ｏ Ｇ ｎ ｌｄ ａ ｄ ｒ ｔ ｒ ｄ ｃ ｒ ｒ ｎ ｍｉｔｒ ａ ｄ ｒ ｃ ｉ ｅ ， ｒ ｍｐ ｅ ｎ ｅ ｎ ＦＰ Ｔｈ ｉ ｌ ｔ ｎ ｒ ｓ ｌ ｉ ａ ｓ ｅ ｓｍｕ ａ ｉ ｅ ｕ ｔ ｓ ｌｏ ｏ
Ｄｅ ｉ ｎ ｏ ｎｄ ｏ ｓ ｇ ｆ ａ ｋｉ ｆＵＡＲＴ ｉｃ ｉ ａ ｅ ｏ ＦＰＧＡ ｃ ｒ ｕ ｔｂ ｓ ｄ ｎ
基于FPGA的串口通信设计与实现
置和输人数据计算出响应
的奇偶校验位，它是通过
纯组合逻辑来实现的。
２．６总线选择模块
总线选择模块用于
选择奇偶校验器的输入是
数据发送总线还是数据接
收总线。
２．７计数器模块
计数器模块的功能
是记录串行数据发送或者
接收的数日，在计数到某
数值时通知ＵＡＲＴ内核模
块。 ３ ＵＡＲＴ程序设计 ＵＡＲＴ完整的工作流程可以分为接收过程
关键词：ＦＰＧＡ：ＵＡＲＴ：ＲＳ２３２
引言 串行接口的应用非常广泛，为实现串口通 信功能一般使用专用串行接口芯片，但是这种 接口芯片存在体积较大、接口复杂以及成本较 高的缺点，使得硬件设计更加复杂，并且结构与 功能相对固定，无法根据设计的需要对其逻辑 控制进行灵活的修改。介绍了一种采用ＦＰＧＡ 实现串口通信的方法。 １串口通信协议 对一个设备的处理器来说，要接收和发送 串行通信的数据，需要一个器件将串行的数据 转换为并行的数据以便于处理器进行处理，这 种器件就是ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅ— ｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）通用异步收发器。作为接ｉＳｌ的 一部分，ＵＡＲＴ提供以下功能： １．１将由计算机内部传送过来的并行数据 转换为输出的串行数据流； １．２将计算机外部来的串行数据转换为字 节，供计算机内部使用并行数据的器件使用； １．３在输出的串行数据流中加入奇偶校验 位，并对从外部接收的数据流进行奇偶校验： １．４在输出数据流中加入启停标记，并从 接收数据流中删除启停标记。 ２ ＵＡＲＴ模块设计 ＵＡＲＴ主要由ＵＡＲＴ内核、信号检测器、移 位寄存器、波特率发生器、计数器、总线选择器 和奇偶校验器７个模块组成。（见图１） ２．１ ＵＡＲＴ内核模块 ＵＡＲＴ内核模块是整个设计的核心。在数 据接收时，ＵＡＲＴ内核模块负责控制波特率发 生器和移位寄存器同步的接收并且保存 ＲＳ一２３２接收端口上的串行数据。在数据发送 时，ＵＡＲＴ内核模块首先产生完整的发送序列， 之后控制移位寄存器将序列加载到移位寄存器 的内部寄存器里，最后再控制波特率发生器驱 动移位寄存器将数据串行输出。 ２＿２信号检测模块 信号检测器用于对ＲＳ一２３２的输入信号进 行实时检测，一旦发现新的数据则立即通知 ＵＡＲＴ内核。需要注意的是，这里所说的 ＲＳ一２３２输入输出信号都指经过电平转换后的 逻辑信号，而不是ＲＳ一２３２总线上的电平信号。 ２＿３移位寄存器模块 移位寄存器的作用是存储输入或者输出 的数据。 ２．４波特率发生器模块 由于ＲＳ一２３２传输必定是工作在某种波特 率下，比如９６００，为了便于和ＲＳ一２３２总线进行 同步，需要产生符合ＲＳ一２３２传输波特率的时 钟。 ２．５奇偶校验器模块 奇偶校验器的功能是根据奇偶校验的设
一种基于FPGA的UART IP核设计
发送数据 ， 一帧 由起始位 、 数据位 、 校验位和停止 位组成 。数 据逐位传输 ， 帧格式 如图 １ 所示 。
１ ）起 始 位 。 Ｕ Ｒ Ａ Ｔ空 闲 时 （ 有 数 据 传 输 ） 总 线 为 高 没 ，
６ ）波 特率 。由于 Ｕ Ｒ Ａ Ｔ没有 同步时钟 线 ， 发双方如 收／ 果需要 进行正 确的数据 传输 ， 则要在 收／ 发双方定 义一致 的
数 据位 （ 有 校 验 位 ） 后 发 送 １— 没 之 ２位 的“ 辑 １ 和 校 验 位 逻 ”
之后 １ 位 的“ 辑 １ （ ～２ ” 有校验位 ）停止位可 以为 １位和 ２ ，
１ Ｕ Ｒ Ａ Ｔ概 述
Ｕ Ｒ Ａ Ｔ是 一 种 异 步 通 信 协 议 。 “ 步 ” 不 需 要 额 外 的 异 指 时 钟 线 进 行数 据 的 同 步 传 输 ， 一 种 串 行 总 线 接 口 ， 需 占 是 只 用 ２根线 就 可 以完 成 数 据 的收 发 （ 根 接 收 数 据 ， 根 发 送 一 一
数据 开始传输 前 ， 需
要刘‘ 数 化 数 作 一 的定 义 ， 则 会 导 致 数 据 的 传 输 舣 致 的 发 送 采』 低 ｆ Ｌ Ｂ 先 发 送 。 Ｊ （ Ｓ ） Ｊ
议 。它具有 使用 简单 （ 只有 几个 寄存 器 ） 应用广 泛 、 、 接线简 单等优点 ， 电平进行转换后 ， 对 通信距离较 长 ， 但存 在电路复 杂、 成本高 、 可移植性 差等 缺点 。本文采用 Ｆ Ｇ 现 场逻辑 Ｐ Ａ（
进行编程仿真试验 。仿真结果表明 ： 该方法减小 了系统休秋 ， 降低 ｒＪ 牦 ， 『 Ｊ 摊 』 ’ ｒ系统 的稳定 和州 稚性 ， 增加 了系
统 的灵 活 性 ， 高 了可 移 植 性 。 提 ’
基于FPGA实现多路UARTSPI通信系统
基于FPGA实现多路UARTSPI通信系统第一部分设计概述 /Design Introduction本次的设计为多路UART/SPI通信系统，可以实现一对多的通信。
系统可以运行在UART模式，也可以运行在SPI模式。
我选择这一课题的原因主要是目前我所在的实验室需要写基于UART的快速通信。
这一课题既可以帮助我巩固之前学习的知识，又可以为我后面的项目做准备。
在完成课题的过程中，主要用到了FPGA状态机、总线等方面的知识。
这一课题可以应用在需要高速异步串行或同步串行通信的应用场合，如实时控制、监测等。
当系统运行在UART模式下，可以实现一个发送端最多向四个接收端发送信息，且有效信息中包含地址码，接收端可以根据发送端发送的地址码判断该信息是否是发送给自己的，实现信号线复用。
UART 通信简单，仅需要一根信号线，但是其缺点是只能实现单向通信，接收端无法给发送端反向发送数据。
但是这一缺点也可以通过采用两个UART系统来弥补。
当系统运行在SPI模式下，可以实现一个主机与多个从机之间的通信，且在通信过程中，系统是全双工的。
主机通过选择性拉低某一个或者某几个从机的片选信号，实现对于从机的选择。
第二部分系统组成及功能说明 /System Construction & Function Description计划功能程序实现UART和SPI的通信，并可以通过按键的方式在两种模式之间切换。
在UART模式下，发送端给接收端发送一串数据，接收端判断是否和已知数据相符。
如果相符则点亮LED，如果不符则不点亮。
在SPI模式下，主机给从机、从机给主机同时发送数据，若接收到的数据和已知数据相符，则点亮LED，如果不符，则不点亮。
同时，UART和SPI均有寻址功能。
UART的寻址方式是在数据位前面加两位地址位，实现对最多四个接收端的区分；SPI的寻址方式是通过拉低需要选定的从机的SS信号，实现对最多四个接收端的区分。
目前所有的功能均已实现。
基于fpga的串口通信
基于FPGA的串口通信设计学号：姓名：班级：指导教师：电子与控制工程学院一、串行通信系统1.1概述在计算机系统和微机网络的快速发展领域里串行通信在数据通信及控制系统中得到广泛的应用。
UART 即Universal AsynchronousReceiver Transmitter 通用异步收发器 协议是数据通信及控制系统中广泛使用的一种全双工串行数据传输协议 在实际工业生产中有时并不使用UART的全部功能。
只需将其核心功能集成即可。
波特率发生器、接收器和发送器是UART的三个核心功能模块 利用Verilog-HDL语言对这三个功能模块进行描述并加以整合UART是广泛使用的串行数据传输协议。
UART允许在串行链路上进行全双工的通信。
串行外设用到RS232-C异步串行接口 一般采用专用的集成电路即UART实现。
如8250、8251、NS16450等芯片都是常见的UART器件 这类芯片已经相当复杂有的含有许多辅助的模块 如FIFO有时我们不需要使用完整UART的功能和这些辅助功能。
或者设计上用到了FPGA/CPLD器件那么我们就可以将所需要的UART功能集成到FPGA内部。
使用VHDL或Veriolog -HDL将UART的核心功能集成从而使整个设计更加紧凑、稳定且可靠。
本文应用EDA技术 基于FPGA/CPLD器件设计与实现UART。
通信指人与人或人与自然之间通过某种行为或媒介进行的信息交流与传递从广义上指需要信息的双方或多方在不违背各自意愿的情况下无论采用何种方法使用何种媒质 将信息从某方准确安全传送到另方。
通信在不同的环境下有不同的解释在出现电波传递通信后通信(Communication)被单一解释为信息的传递是指由一地向另一地进行信息的传输与交换其目的是传输消息。
然而通信是在人类实践过程中随着社会生产力的发展对传递消息的要求不断提升使得人类文明不断进步。
在各种各样的通信方式中利用“电”来传递消息的通信方法称为电信(Telecommunication) 这种通信具有迅速、准确、可靠等特点且几乎不受时间、地点、空间、距离的限制 因而得到了飞速发展和广泛应用。
基于DSP+FPGA的UART设计与实现
基于DSP+FPGA的UART设计与实现摘要：UART作为RS232协议的控制接口得到广泛的应用，将UART功能集成在DSP和FPGA芯片组成的系统中，可使整个系统更为灵活、紧凑，减小电路体积，提高系统的可靠性和稳定性。
本文提出了一种基于DSP和FPGA 系统的UART 实现方法。
关键词：通用异步收发器；DSP；FPGA1 引言通用异步收发器（Universal Asynchronous Receiver/Transmitter，通常称作UART）是一种串行异步收发协议，应用十分广泛。
UART可以和各种标准串行接口，如RS232、RS485等进行全双工异步通信，具有传输距离远、成本低、可靠性高等优点。
一般UART 由专用芯片来实现，但专用芯片引脚较多，内含许多辅助功能，在实际使用时往往只需要用到UART 的基本功能，使用专用芯片会造成资源浪费和成本提高[1]。
在DSP和FPGA组成的系统中，利用DSP芯片完成UART数据收发控制，FPGA完成UART数据具体的收发时序，二者利用EMIF接口配合，即可实现UART通信功能。
这样设计可以大大减少电路体积、简化电路，也提高了系统的灵活性，使整个系统更加紧凑、稳定且可靠。
2 UART原理UART是一种串行数据总线，用于全双工异步通信。
工作原理是将数据的二进制位按位进行传输。
基本的UART 只需要两条信号线（收、发）和一条地线就可以完成数据的互通，接收和发送互不干扰。
在UART通信协议中，信号线上的状态位高电平代表“1”，低电平代表“0”。
图1 UART数据传输格式UART 数据传输格式如图1所示，一个字符由起始位、数据位、校验位和停止位组成（其中校验位可选）。
其中各位的含义如下：起始位：一位逻辑“0”信号，表示字符数据传输的开始；数据位：5~8位可选的逻辑“0”或“1”。
数据位的发送顺序为：先发送数据的最低位，最后发送最高位；校验位：包括奇校验或偶校验两种方式，即数据位加上这一位后，使得“1”的位数应为偶数（偶校验）或奇数（奇校验）。
基于FPGA的UART16550的设计
基于FPGA 的UART16550的设计王建伟,王厚军,王 毅(电子科技大学自动化工程学院 四川成都 610054)摘 要:串行通信在数字信息系统以及控制系统中得到了广泛的应用。
针对传统UAR T 传输速率低、稳定性相对较差的状况,介绍了高速异步串口UAR T16550的工作原理与设计实现,并且给出在现场可编程门阵列FP GA 上的实现与验证仿真。
这项设计对于片上系统之间以及与PC 机之间的串行数据传输有了很大程度的改善。
关键词:UAR T16550;串口;FIFO ;FP GA中图分类号:TN919 文献标识码:B 文章编号:1004-373X (2007)09-054-02Design of UART16550B ased on FPG AWAN G Jianwei ,WAN G Houjun ,WAN G Y i(School of Automation ,University of Electronic Science &Techonolgy of China ,Chengdu ,610054,China )Abstract :Serial communication is widely used in digital information systems and control systems.The traditional UAR T transfers data at a low speed and is not so stable.This paper introduces a higher performance UAR T16550which is designed on a FP GA.The simulation shows it works well on the FP GA.It will greatly improve the efficiency of data transmission be 2tween SoC and PC.K eywords :UAR T 16550;serial port ;FIFO ;FP GA收稿日期:2006-09-061 引 言UAR T (Universal Asynchronous Receiver/Transmit 2ter ,通用异步收发器)是用于控制CPU 与串行设备通信的芯片,将由CPU 传送过来的并行数据转换为输出的串行数据流。
基于FPGA的UART设计与应用
Ｔａｓ ｉｅ Ｕ Ｒ ） ｒ ｍｔ ｒ Ａ Ｔ是一种短 距离串行通信接 口，主要 用于计 ｎ ｔ， 算机、 处理器与小型通信 网络之 间的短距离通信…。目前， 微
通信接 １技 术已发展 成为硬件 和软件相 结合 的综合性技术 ， ３ 在嵌入式系统设 计中 ，异步串行通信接 １ ３已成为必不可少 的
３ 波特率发生器设计
按照 Ｒ 一３ 通信规则 ，该 Ｕ Ｒ Ｓ２２ Ａ Ｔ输出 １ ６倍波特率 的时 钟信号 ，ＵＡ Ｔ 在发送数据 时，只需将数据按照一定格式和 Ｒ 速率 串行移位发送 。当 Ｕ Ｔ接收数据 时，在何时采样数据 ＡＲ 线 ，即读入 串行数据 的时刻非常关键 。最理想情况是在 串行 数据每一位 的中间时刻 ，对 串行 数据进行采样 。为保证数据 采集 的准确性 ，需要对每一位数据 的时间进行 分段来降低接 收方 出现采样错误 的概率 。本设计是在每 一串行数据位 的持
ｐ ｏ ｏ ｅ Ｔ ｌ ｏ ｉ ｍ ｎ ｌ ｄ ｓｓ ａｅ ｍ ａ ｈ ｎ ｅ ｉ ｎ ａ ｄ ｌ ｖ ｌ ｅ ｉ ｅ ｈ ｉ ｕ ｓ Ｔ ｅ ｔａ ｍｉｓ ｏ ｕ ｔ ｆｆ ｌ— ｕｐ ｅ ｅ ｅ ｖ ／ ｅ ｄ ｔ ｒ ｐ ｓ ｄ． ｈｅａ ｇ ｒｔ ｈ ｉ ｃｕ ｅ ｔｔ ｃ ｉ ｅ ｄ ｓ ｇ ｎ ｅ ｅ ｓｇｎ ｔｃ ｎ ｑ ｅ ． ｄ ｈ ｒ ｎｓ ｓ ｉ ｎ ｆ ｎｃｉ ｏ ｌｄ ｌｘ ｔ ｒ ｃ ｉ ｅ ｓ ｎ ｓｄａａ ｉ ｏｎ ｕ ｏ ｓ ｒ ａｉ ｅ Ｔ ｅ ｆ ｎｃｉ ａ ｓ ｉｃ ｔ ｆＵＡＲＴ ｓａｓ ｅ ｉ ｅ Ｅｘ ｅ ｉ ｎ ａ ｅ ｕ ｔ ｈ ｗ ａ ｅ ｄ ｓ ｇ ａ ｅａ ｖ ｎ ａ ｅ ｆｐ ｏ ｒ ｍｍ ａ ｌ ｉ ｉ ｏ ｅ ｌ ｄ． ｚ ｈ ｕ ｔ ｏｎ ｌ ｅ ｔ ｒ ｕｉ ｏ ｔ ｃ ｉ ｌ ｏ ｄ ｓｇｎ ｄ． ｐ ｒ ｍｅ ｔ ｌｒ ｓ ｌｓｓ ｏ ｔ ｔｔ ｅ ｉ ｎ ｈ ｓ ｄ ａ ｔｇ ｓｏ ｒ ｇ ａ ｈ ｈ ｈ ｔ ｂｅｄｇｔ ｆ ｔ ｅ ｓ ｎ ／ｅ ｅ ｖ ａ ａａ ｄ ｆ ｎ ｔｏ ａ ｘ ａ ｓｏ ｔ ． ｈ ｅ ｄ ｒ ｃ ｉ ｅ ｄ ｔ ｎ ｕ ｃ ｉ ｎ ｌ ｐ ｎ ｉ ｎ ｅ ｃ ｅ ‘
基于FPGA的UART 16倍频采样的VHDL设计
基于FPGA 的UART 16 倍频采样的VHDL 设计概述随着电子设计自动化(EDA)技术的发展，可编程逻辑器件FPGA/CPLD 已经在许多方面得到了广泛应用，而UART(通用异步收发器) 是在数字通信和控制系统中广泛使用的串行数据传输协议。
因此越来越多用户根据自己的需要，以EDA 技术作为开发手段，用一块FPGA/CPLD 设计出符合自己需要的UART 芯片。
基于FPGA/ CPLD 的UART 设计在诸多文献中都有论述，在此不再对UART 整个功能模块实现做太多的论述。
本文着重分析UART 接收器起始位的检测。
3 倍频采样的缺陷首先，串行异步通信规定了字符数据的传送格式。
每一帧数据由起始位、数据位、奇偶校验位、停止位和线路空闲状态组成，格式如图1 所示。
一般情况起始位为1 位，数据位为5、6、7 或8 位、奇偶校验位为1 位，停止位为1、1.5 或2 位。
其中的起始位和停止位就是用来实现字符的同步。
在空闲状态,传送线为逻辑1 状态。
数据的传送总是以一个起始位开始的,接着是要传送的若干数据位,低位先行,最后是一个1 状态的停止位;那么，当接收器检测到一个1 向0 的跳变时，便视为可能的起始位。
起始位被确认后,就知道发送器已开始发送，当接收了已协议好的位数后并接收到字符帧中停止位就是一帧字符数据已发送完毕。
这样，接收器就知道发送器何时开始发送数据和何时结束发送数据。
要提高接收器的接收准确性，减少误码率，必须要用比数据波特率高n 倍(n≥1)的速率对数据进行采样。
文献2 中采用了非常规的3 倍频采样方法：用3 倍频的波特率对每一位数据进行采样(如图2 所示)，然后对3 次采样结果进行判决。
如果3 次采样中至少有2 次为高电平，则接收这一位数据被判决为。
基于FPGA的UART通信模块设计_20111002
一基于FPGA的UART通信模块设计1. UART简介（1）UART（Universal Asynchronous Receiver Transmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。
常常用于短距离、低速、低成本的通讯中。
8250、8251、NS16450等芯片都是常见的UART器件。
（2）基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。
TXD是UART发送端，为输出；RXD是UART接收端，为输入。
2. UART的基本特点是：(1) 在信号线上共有两种状态，可分别用逻辑1（高电平）和逻辑0（低电平）来区分。
在发送器空闲时，数据线应该保持在逻辑高电平状态。
(2) 起始位（Start Bit）：发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接受器数据传输即将开始。
(3) 数据位（Data Bits）：起始位之后就是传送数据位。
数据位一般为8位一个字节的数据（也有6位、7位的情况），低位（LSB）在前，高位（MSB）在后。
(4) 校验位（parity Bit）：可以认为是一个特殊的数据位。
校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。
在使用中，该位常常取消。
(5) 停止位：停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。
(6) 位时间：即每个位的时间宽度。
起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。
(7) 帧：从起始位开始到停止位结束的时间间隔称之为一帧。
(8) 波特率：UART的传送速率，用于说明数据传送的快慢。
在串行通信中，数据是按位进行传送的，因此传送速率用每秒钟传送数据位的数目来表示，称之为波特率。
如波特率9600=9600bps（位/秒）。
3. FPGA UART系统组成FPGA UART由三个子模块组成：波特率发生器；接收模块；发送模块；包含四个模块：顶层模块，波特率发生器，UART接收器，UART发送器(1)顶层模块（1）异步收发器的顶层模块由波特率发生器、UART接收器和UART发送器构成。
基于FPGA的UART通信接口电路设计
率发 生 器 、ＩＯ 接 口 、 Ａ Ｔ发 送 子 模 块 、 信 校 验 ＦＦ Ｕ Ｒ 通 模块 ， 场试验 表 明 了该 接 口电路 具有 良好 的实用性 现
及可 靠性 。
１ 功 能设计
１ １ 过 采 样 流 程 ．
一
不 够灵 活 ， 数据 位数 固定 、 信 的波 特率 一般 限制 在 通 几 个 固定 的数值 ， 可扩 展性 较小 。 ＦＧ Ｐ Ａ是 在传 统 Ｐ Ｌ、Ａ Ａ Ｇ Ｌ等 可 编程 器 件 的基 础 上 进一 步发 展 的产 物 ， 使 用 非 常 灵 活 ， 其 同一 片 Ｆ — Ｐ Ｇ Ａ通 过 不 同 的 编 程 数 据 可 以 产 生 不 同 的 电路 功 能 ｊ 。随着 Ｆ Ｇ Ｐ Ａ技 术 的 突 飞 猛 进 ， 在 通 信 系 其
目 ， 国的煤矿设备 自动化程度不断提高 ， 前 我 井
下作 业对 信号 传 输 的要 求 也 愈 趋 严 格 。本 文 研究 的
通用 串行 收发 器 （ ｎｖｒａ ａｙ ｃｒｎｕ ｅｅｖｒａｄ ｕ ｉｅｓｌ ｓｎｈｏ ｏ ｓｒｃｉ ｎ ｅ
需求 建 立 自己 的 高层 通 信 协 议 。本 文使 用 Ｆ Ｇ 来 ＰＡ 设计 满 足矿 井 通 信 的 Ｒ ２２接 口电路 。使 用 Ｆ Ｇ Ｓ３ ＰＡ
个Ｕ Ｒ Ａ Ｔ一 般 包 括 发 送 器 和 接 收 器 两 部 分 。
ＵＲ Ａ Ｔ发 送 器 的主要 功能是 读 入并 行 的待 发送 数 据 ， 然 后通 过移 位 寄存 器 ， 以一 定 的 波特 率 ， 数 据 一 位 将 位地 串行移 出 ； 收器的 主要 功能则 是 串行 读人 接 收 接
ｔｎｍｔｒＵ Ｒ ） ｒ ｓ ｉｅ， Ａ Ｔ 可通 过 串行 线 传输 并 行 数 据 ， 本 ａ ｔ 其 质功 能是 作为控 制 器和 串行设 备 问 的编码转 换装 置 ， 在基 于 Ｒ ２ ２ Ｒ ４ ５等标 准协 议 的通信 系 统 中广泛 Ｓ３ 、 Ｓ８ 应用 ¨ Ｊ非常 适 合 矿 井 通 信 系 统 。常 用 的单 片 机 、 ， Ｄ Ｐ控 制器 等一 般都 集成 有专 用 的 Ｕ Ｒ Ｓ Ａ Ｔ外 设 ， 大 极 地方便 了基于 Ｒ ２２等 协议 的通 信 系统 设 计 。但 这 Ｓ３
基于FPGA的UART模块化设计
几 ｒ 广． 几 厂． 几 ． ｎ 几 ｒ ］ 弋 门． 弋ｎ 一 ］几 ｎ 几 几 几 几 ｒ ｎ ｎ ｒ ］ ｎ
广 １ ＿
Ｔａｓ ｉｅ） 得 到 了相 当广 泛 的 应 用 ， 允 许 串行 链 路 ｒｎｍｔ ｒ ｔ 也 它 广－ １ 上 进行 全双 工 通 信 。 一般 使 用 通 用 的 Ｕ Ｒ Ａ Ｔ接 口芯 片 ， 但 这 种 芯 片 存 在 电路 复 杂 ， 本 高 ， 低 了 系统 的 可 靠 成 降 图 ２ 波 特 率发 生 器 仿 真 结 果 性 和稳定度 ， 由于 结 构 和 功 能 的相 对 固 定 ， 因而 我 们 不 能 根 据 自 己的 设 计 需 要 去 进 行 剪 裁 和 移 植 。 而 日益成 熟 的 Ｓ Ｐ 所 以分 频 器 对 晶振 的 分频 数 为 ３ ６ 每 一 计 数 周期 周期 使 输 出 电平 ＯＣ ２， （ｙｔ ｎＰｏｒｍ ｂｅＣ ｉ 技 术要 求将 整 个 设 计 功 能 集 成 到 ～ 高 、 变 化 ， Ｓ ｓ ｍ Ｏ ｒｇａ ｍａｌ ｈ ｅ ｐ） 低 即可 得 到 ９ ０ ６ ０波特 率对 应 的 Ｕ Ｒ 的时 钟 。 图 ２为波 ＡＴ 块或几块芯 片中， 文通过对 Ｕ Ｒ 本 Ａ Ｔ功 能 的 分析 ， 出 了在 Ｆ Ｇ 特率 发生 器 的 仿真 波形 。 提 ＰＡ ２２接 收器 模 块 接 收 模块 从 捕 捉到 数据 串的 第 一 个 ０开 始 工 － 上 集成 Ｕ Ｒ Ａ Ｔ功 能模 块 ， 强 了设 计 的 灵活 性 ， 化 了电 路 ， 通 过 增 简 并 有 限状 态 机 来描 述 核 心 功 能控 制 逻 辑 ， 而 提 高 了整 个 系统 稳 定 性 作 ， 也 就 是 验 证 起 始 位 的 到 从 来 ， 证 完 后 ， 始 接 收 ８位 验 开 数 据 ， 进 行 串并 转 换 ， 后 并 随 正 ＵＲ Ａ Ｔ是 异 步 通 信 方 式 ， 基 本 的 Ｕ Ｒ 最 Ａ Ｔ通 信 只 需 要 两 条信 号 检测停止 位 ， 确则输 出。接 所 线 （ Ｘ ，Ｘ 就 可 以完 成 数 据 的相 互 通 信 ， 收 和 发 送 是 全 双 工 收 器状 态 转换 如 图 ３ 示 。 Ｒ ＤＴ Ｄ） 接 的 ， 接收端， 在 串行 的数 字 信 号 转 化成 并 行 的信 号 ， 能进 行 处理 数 才 接 收 器 状 态 机 共 包 含 四 据 ， 发送 端 ， 行 的 信 号 转 化 成 串行 信 号 才 能被 发送 到 另 一 个 设 个 状 态 ： 闲 状 态 （ Ｌ 、 在 并 空 Ｉ Ｅ）检 Ｄ 备 中使 用 。 测 起 始 位 （ Ｔ Ｒ 、 据 采 样 Ｓ Ａ Ｔ）数 Ｓ ＩＴ）停 Ｓ Ｏ Ｕ Ｒ Ａ Ｔ帧 格 式 （ 就 是 发送 数据 的格 式 ）是 以 一 个 起始 位 开 始 （Ｈ Ｆ 、 止 位检 测 （Ｔ Ｐ ｏ 也 ，
uart驱动电路设计
uart驱动电路设计摘要：一、uart驱动电路设计概述1.uart驱动电路的作用2.uart驱动电路的设计目标二、uart驱动电路设计原理1.uart通信的基本原理2.uart驱动电路的关键组件3.uart驱动电路的工作流程三、uart驱动电路设计步骤1.确定电路拓扑结构2.选择合适的元器件3.设计电路原理图4.布局与布线5.仿真与测试四、uart驱动电路设计实践1.基于FPGA的uart驱动电路设计2.基于ASIC的uart驱动电路设计3.常见问题与解决方案五、uart驱动电路设计展望1.新技术的发展趋势2.应用领域的拓展3.我国在uart驱动电路设计方面的优势与挑战正文：一、uart驱动电路设计概述uart驱动电路，即通用异步接收发送器（Universal Asynchronous Receiver/Transmitter）驱动电路，是一种用于实现串行通信的电路。
在电子设备中，uart驱动电路主要负责数据的接收与发送，其性能直接影响到通信的质量和效率。
因此，设计一个高性能、稳定的uart驱动电路是通信系统设计中的关键环节。
二、uart驱动电路设计原理1.uart通信的基本原理uart通信是一种异步通信方式，数据是按照位（bit）进行传输的。
发送方将数据从并行转换为串行，按位发送给接收方。
接收方收到串行数据后，再将其转换为并行数据。
在通信过程中，双方需要约定一个波特率（baud rate），即每秒传输的位速率。
2.uart驱动电路的关键组件uart驱动电路主要包括以下几个关键组件：（1）uart芯片：作为核心部件，负责数据的接收与发送。
（2）电平转换器：用于将uart芯片与外部逻辑电平进行转换，以保证通信的稳定性。
（3）波特率发生器：产生所需的波特率信号，用于同步数据传输。
（4）其他辅助元件：如电阻、电容、二极管等，用于组成电路的基本组成部分。
3.uart驱动电路的工作流程uart驱动电路的工作流程主要包括以下几个步骤：（1）数据接收：uart芯片接收来自其他设备的串行数据。
基于FPGA的UART控制器的多模块设计与实现
作 状 态 可 读 取 。 系 统 结 构 进 行 了模 块 化 分
测 器 、移位 寄 存器 、波 特 率发 生器 、计 数 器、总线选择 器和奇偶校验 器总共 ７个
模 块 组 成 ，如 图一 所 示 。 ＵＡＲＴ 各个模块 的功 能如下 ：
解 ，使之适应 自顶 向下的设 计方 法。核 心部
、
Ｕ Ｒ Ａ Ｔ实现原 理
ＵＡＲＴ主要有 ＵＡＲＴ内核、信号监
Ｆ ＧＡ； Ｕ Ｒ Ｐ Ａ Ｔ； Ｍ ｌ －ｍｏ ｅ ； Ｆｎｔ ｓａ ｅ ｍａ ｈ ｅ ｕｔ ｉ ｄｌ ｓ ｉ ｅ ｔ ｔ ｃ ｌ ｉ ｎ
引言
异步 串行通 信要 求的 传输 线 少 ，可 靠性 高 ，传输 距离远 ，被广 泛应 用于微 机和 外设 的数据 交换 。 实现 串 口通信 主 要需要 完成 两部分 工作 ： （ ）将 串 口电平 转换 为设备 电路板 １ 的 工 作 电 平 ，即 实 现 Ｒ Ｓ ２３２ 电平 和 ＴＴＬ ＣＭＯＳ电平的转换 ； ／ （ ）接收并且检验 串行的数据，将数 ２ 据变成并行的并提供给处理 器处理 。
ｂ ｓ ｎ Ｐ Ａ． １ ｂ ｕ ｒ ｔ ｃ ｎ ｅ ｅ ａ ｄ ｈ ａ ｅ ｏ Ｆ Ｇ ｔ ａ ｄ ａ ｅ ａ ｂ ｓ ｔ ｎ ｔ ｅ Ｓ ｓａ ｅ ｃ ｎ ｅ ｒａ ． Ｔ ｅ ｔｕ ｔ ｒ ｏ ｔ ｅ ｓ ｓｅ ｉ ｔ ｔ ｓ ａ ｂ ｅ ｄ ｈ ｓ ｒｃ ｕｅ ｆ ｈ ｙ ｔ ｍ Ｓ ｄ ｉｅ ｒ ｍ ｄ ｌｒ ａ ｉ Ｓ ｔ ａ ａ ｆ ｔｅ ｍｅ ｈ ｄ ｉ ｄ ｄ ｉ ｏ ｕ ｉ ｔｏ Ｏ ｈ ｔ ｃ ｎ ｉ ｈ ｔ ｏ ｖ ｌ ａｚ ｎ ｔ
基于FPGA的UART通信接口电路设计
基于FPGA的UART通信接口电路设计张蕾【摘要】随着煤矿设备自动化程度的不断提高,对信号的传输也提出了越来越高的要求.本文设计了一种基于现场可编程门阵列(field programmable gate array,FPGA)的RS232接口电路.首先,分析了FPGA在设计通用串行收发器(universal asynchronous receiver and transmitter,UART)接口电路中的优势.该接口电路主要分为UART接收子模块、波特率发生器、先进先出(first in first out,FIFO)模块、UART发送子模块、通信校验模块等.然后,基于Xilinx公司的FPGA平台,使用Verilog HDL语言编写并实现了整个系统,给出了完整的电路结构框图及实验结果.实验结果验证了所设计RS232接口电路的有效性.【期刊名称】《山西焦煤科技》【年(卷),期】2011(035)008【总页数】3页(P18-20)【关键词】通用串行收发器(UART);可编程门阵列(FPGA);过采样;先进先出(FIFO)【作者】张蕾【作者单位】山西煤炭进出口集团有限公司,山西太原 030006【正文语种】中文【中图分类】TD65目前，我国的煤矿设备自动化程度不断提高，井下作业对信号传输的要求也愈趋严格。
本文研究的通用串行收发器(universal asynchronous receiver and transmitter，UART)可通过串行线传输并行数据，其本质功能是作为控制器和串行设备间的编码转换装置，在基于RS232、RS485等标准协议的通信系统中广泛应用［1－3］，非常适合矿井通信系统。
常用的单片机、DSP控制器等一般都集成有专用的UART外设，极大地方便了基于RS232等协议的通信系统设计。
但这类预先固化好的系统也存在一定的不足，如工作模式不够灵活，数据位数固定、通信的波特率一般限制在几个固定的数值，可扩展性较小。
基于FPGA的UART模块设计及仿真
Ｑ ａ ｕｌ软件进行顶层和 Ｒ Ｌ级的仿真和观察 ， ｄｌ ｕｒ ｓ ｔ Ｉ Ｔ Ｍｏｅ —
Ｓ 仿真 工 具 仿真 发 送 过 程 以及 应 用 开 发 板 上 Ｌ Ｄ等辅 ｉ ｅ ｒ Ｅ 助显 示 接 收 数据 。结 果 使其 性 能 稳 定 ，并 在 此 设 计 基 础 上 更 容 易 扩 展 为 Ｕ Ａ Ｏ Ｅ， 于 Ａ Ｉ 计 的重 复 Ｒ ＴＩ Ｃ Ｒ 利 Ｐ ＳＣ设
Ｋｅ ｗｏ ｄｓ Ｆ ｙ ｒ ： ＰＧＡ ； ＵＡＲＴ； ｒｌｇ；ｉ ｌ ｔ ｎ Ｖｅ ｉ ｏ ｓｍｕ ａ ｉ ｏ
ＵＡＲＴ（ ｉｅ ｓｌＡｓ ｎ ｈ ｏ ｏ ｓＲｅ ｅｖ ｒＴｒ ｎ ｍｉ ｅ Ｕｎｖ ｒａ ｙ ｃ ｒ ｎ ｕ ｃ ｉｅ ／ ａ ｓ ｔ ｒ） ｔ
通 用 异 步 收 发 器 是 各 种 设 备 之 问进 行 通 信 的关 键 模 块 ， 当一 个设 备 需 要 和另 一 个 连 接 的设 备 进 行 通信 时 ，通 常 采 用 数 字 信 号 。在 硬 件 方 面 采 用 的 是 基 于 Ｃｃ ｎ ｙｌ ｅＩ ｏ Ｉ ＦＧ Ｐ Ａ系列 的开 发 板 ，时钟 晶振 为 ５ ｚ ０ ＭＨ 。本 文 在 做 以 ＦＧ Ｐ Ａ为处理 器 的系 统设 计 时 ， 用 Ｖ ｒｏ 硬件 描 述语 言 采 ｅｉｇ ｌ
设 计 ，在 片 内集 成 了一 款 通用 性 较 强 的 Ｕ Ｔ模 块 。用 ＡＲ
起始位
（ ｔｒ） ｓ ｔ ａ
２
奇偶位
（ ａｉ ） ｐ ｒ ｙ ｔ
停 止位
（ｔ ｓ ｐ） ｏ
图 １ 数 据 传 输 时 序 图
２ Ｕ ＡＲＴ控 制器 的 Ｖｅｉ ｇ实现 ｒｏ ｌ
２１ 顶 层 模块 组成 结 构 ．
Ａｂ ｔ ａ ｔＴ ｅ ｓ ｓ ｅ ， ｓｎ Ｐ ｓ ｒ ｃ ： ｈ ｙ ｔ ｍ ｕ ｉ ｇＦ ＧＡ ｈ ｐａ ｅｐ ｏ ｅ ｓ ｒ ｐ ｏ ｉ ｅ ｃ ｉ ｓ ｈ ｒ ｃ ｓ ｏ ， ｒ ｖ ｄ ｓ ＵＡＲＴ ｍｏ ｕ ｅ， ｈ ｃ ｅ ｉｎ ｄ ｂ ｒｌｇ ｈ ｒ ｗａ ｅｄ ｓ ｒｐ ｉ ｎ ｔ ａ ｄ ｌ ｗ ｉ ｈ ｉ ｄ ｓｇ ｅ ｙＶｅ ｉ ａ ｄ ｒ ｅ ｃ ｉ ｔ ｓ ｏ ｏ
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
基于FPGA的UART设计
作者：王志学
来源：《中国新技术新产品》2011年第07期
摘要：UART是一种目前广泛应用的短距离串行传输接口，常用于短距离、低速、低成本的串行数据通信。
而现在大部分的集成电路UART芯片成本高、电路复杂、可移植性较差，本文基于FPGA器件设计，使用VHDL将UART的核心功能集成，使整个系统更加紧凑、稳定，且可移植性强。
关键词：UART；FPGA；VHDL
中图分类号：TP334.7 文献标识码：A
UART（Universal Asynchronous Receiver/Transmitter，通用异步收/发器），用于控制计算机与串行设备之间的数据通信，它提供了外设用到的RS-232C数据终端设备接口，使计算机可以和调制解调器或其它使用RS-232C接口的串行设备进行通信。
常见的UART有8250、8251、NS16450、NS16550等，这些芯片做的比较复杂，功能齐全。
但是由于结构和功能相对固定，因而不能根据我们的实际需要去裁剪和移植。
当我们不需要用到完整的UART功能和一些辅助功能时，就可以将需要的UART功能集成到FPGA上，从而大大的减少了体积、简化了电路，也提高了系统的可靠性、稳定性和灵活性。
1 UART简介
UART是一种串行数据总线，用于异步通信，并且双向通信，可实现全双工传输和接收。
基本的UART只需要两条信号线(TXD、RXD)和一条地线就可以完成数据的相互通信，接收和发送互不干扰，这样就大大节省了传输费用。
由于UART是异步通信，所以需要对数据进行同步。
基本的UART帧格式如图1所示：
从图中可以看出，串行异步通信的帧格式包括四个部分：起始位、数据位、校验位和停止位。
起始位在一个字符中占一位，并且必须为0，表示字符的开始；起始位后面是数据位，一般为5至8位，由串行通信的初始化程序设定，数据的排列方式是低位在前，高位在后。
数据位后面是校验位，该位可根据实际需要可选可不选；一个字符的最后是停止位，该位必须存在，表示一个字符的结束。
停止位可以是1位、1.5位或2位。
异步通信的这种由起始位开始，停止位结束所构成的一串二进制数即为帧，从微观来看，异步通信时一位一位的传输的，从宏观来看，又是一帧一帧传输的。
在一帧数据中的每一位之间的时间间隔是一样的，但是帧与帧之间的时间间隔是随机的。
2 UART的模块设计
本文采用模块设计的方法，并且针对实际要求，将整个软件划分为波特率发生器模块、接收启动模块、接收模块和发送模块四个部分。
各模块功能分析如下：
2.1 波特率发生器模块
波特率发生器实际上就是一个简单的分频器，它的功能是产生和RS-232C通信所采用的波特率同步的时钟，这样才能按照RS-232C的时序要求进行数据的收发。
而波特率发生器的系数在FPGA实现时一般是固定的，但对于不同的实现，这个系数需要更改(因为FPGA在设计时比较容易改动，而专用芯片不易改动，所以UART专用芯片一般通过添加一个接口以便在使用时改变波特率)。
可以在VHDL语言中使用Generic语句，或在Verilog HDL语言中使用parameter语句使问题得到解决。
因发送和接收时对时钟的要求不同，给发送模块和接收模块提供的时钟频率也不相同。
当发送数据时，只需要将数据按照一定的速率串行的输出就可以了，所以，发送的时钟和发送的波特率是一致的；但是，在接收数据时，在数据位的什么位置对数据信息进行判断非常的重要，最理想的情况就是在串行数据每一位的中点对数据进行采样，因为发送方和接收方的时钟是不一致的，所以需要对每一位数据的时间进行分段，分段越多，采样时就越接近中点，并且采样时出现错误的概率也越低，但是，分段越多，采样的时间也越多，系统的开销越大，所以，实际设计时，波特率发生器产生的分频时钟，是波特率时钟频率的16倍。
波特率发生器模块如图2所示。
clk16x是波特率发生器得到的分频时钟；clk是时钟输入信号；rst是系统复位信号。
2.2 接收启动模块
由于串行数据帧和接收时钟是异步的，由高电平转化为低电平可以视为一个数据帧的起始位。
但是，在实际的电路中，会有多方面的原因干扰，为了避免毛刺影响，正确的判断起始位的到来，采样时在时钟的上升沿（即由波特率发生器提供的16倍于波特率的时钟）检验数据是否为低电平，如果接收到的是低电平，则开始计数，如果连续8个时钟内都是低电平，则表示起始信号有效，即要求接收到的起始位在波特率时钟采样过程中有一半是属于逻辑0才表示接收到的起始位有效。
如果在采样时，有一次检验到高电平，即逻辑1时，则认为起始信号无效，返回初始的状态重新等待下一个起始位信号。
当起始位的信号时有效时，每隔16个时钟采样一次，这样就保证了每次采样都是在数据位的中点。
2.3 接收模块
接收模块如图3所示。
clk16x是由波特率发生器产生的分频时钟；rst是系统复位信号；rxd是来自其他设备的串行数据；data_ready表示"数据已准备好"，在rdn为1的情况下，并行数据转换完毕就可以输出，此时将data_ready置为0；在rdn不为1的情况下，串并转换完成后将此data_ready置1以表示数据己经转换完毕，可以输出了，通知接收模块每隔16个
clk16x周期采样一次，接收UART帧中剩余的数据位，否则，接收模块不工作。
dout是接收模块将接收到的串行数据转换成的并行数据，送给发送模块的输入信号din。
2.4 发送模块
发送模块相对于接收模块要容易处理得多。
只要每隔16个clk16x周期输出1位即可，次序遵循1位起始位，8位数据位，1位停止位。
发送模块如图4所示。
din是将要发送出去的并行数据；clk16x、rst信号同接收模块；wrn是数据发送的启动信号；txd是发送出去的串行数据信号。
结语
用FPGA實现UART功能，减少了系统的面积，降低了系统的功耗，提高了系统的稳定性，同时，由于数据帧和波特率都比较容易改变，大大的提高了系统设计的灵活性和可移植性。
参考文献
[1]史故臣,石旭刚,左绪勇.基于FPGA的UART设计与实现[J].中国新通信，2009.4:62-64
[2]聂涛,许世宏.基于FPGA的UART设计[J].现代电子技术,2006,29(2):127-129
[3]播松,黄继业.EDA技术与VHDL[M]北京:清华大学出版社,2007
[4]杨宗国,李艳萍.基于FPGA的UART模块的设计[J].现代电子技术,2009,2:19-22
[5]黄智伟,王彦.FPGA系统设计与实践[M].北京:电子工业出版社,2005
[6]潘松,王国栋.VHDL使用教程.电子科技大学出版社.1999。