复杂微光刻图形版图设计系统

合集下载

《集成电路版图设计》课程教学大纲

《集成电路版图设计》课程教学大纲课程名称：集成电路版图设计课程代码：英文名称：IC Layout Design课程性质：专业课学分/学时：3/54开课学期：春季适用专业：微电子学、电子科学与技术先修课程：后续课程：开课单位：课程负责人：大纲执笔人：大纲审核人：一、课程性质和教学目标（在人才培养中的地位与性质及主要内容，指明学生需掌握知识与能力及其应达到的水平）课程性质：简单介绍课程，说明本课程在专业培养中的地位和作用，下面给出一个例子供参考。

课程性质：集成电路版图设计是微电子学和电子科学与技术专业必修课程，同时也是专业主干课程。

本课程旨在让学生初步掌握集成电路版图设计的原理、方法并进行实践。

教学目标：说明本课程的主要内容，以及课程教学应达到的目标，下面给出一个例子供参考。

教学目标：本课程讲授集成电路版图设计涉及的流程、设计方法和优化方法，并基于CMOS 工艺讲授集成电路版图设计。

本课程的具体教学目标如下：1、了解集成电路设计流程，掌握版图设计流程；2、掌握集成电路版图设计和优化方法；3、能利用Cadence仿真软件，基于CMOS工艺，完成集成电路的版图设计；4、能利用Cadence仿真软件，基于CMOS工艺，完成集成电路的版图优化；5、正确认识集成电路版图设计的重要意义、发展规律和未来发展趋势。

二、课程目标与毕业要求的对应关系（明确本课程知识与能力重点符合标准哪几条毕业要求指标点）三、课程教学内容及学时分配（含课程教学、自学、作业、讨论等内容和要求，指明重点内容和难点内容）（重点内容：★；难点内容：∆）1、课程介绍和集成电路版图设计导论（3课时）（支撑课程目标1、5）1.1本课程的教学内容、结构和考核等1.2集成电路版图设计的重要性★1.3集成电路设计流程1.4集成电路版图设计的流程★1.5集成电路版图设计的发展规律和未来趋势2、Cadence Virtuoso 应用（3课时）（支撑课程目标3、4）2.1环境配置与启动方式2.2 界面介绍2.3基本操作介绍3、集成电路原理图设计（6课时）（支撑课程目标2、3、4）3.1 原理图设计基本操作介绍3.2 电路器件调用与修改参数3.3 电路连线与端口设计3.4 电路设计模块化4、集成电路前仿真（12课时）（支撑课程目标3、4）4.1仿真环境搭建4.2 直流仿真4.3 瞬态仿真4.4 电路设计与调试★∆5、集成电路版图设计基础（9课时）（支撑课程目标2、3、4）5.1 版图设计基本操作介绍5.2 版图器件调用与参数设置5.3 版图连线与端口设计6、集成电路版图设计规则检查DRC（3课时）（支撑课程目标3、4）6.1 版图DRC环境配置6.2 DRC结果报告阅读与理解6.3 DRC错误修改★7、集成电路版图与原理图对比LVS（12课时）（支撑课程目标3、4）7.1版图LVS环境配置7.2 LVS结果报告阅读与理解7.3 LVS错误修改★8、集成电路版图优化（6课时）（支撑课程目标2、3、4）8.1 版图布板布局优化★8.2 版图连线优化8.3 版图局部优化四、教学方法1、教学方式：讲解与实验相结合；2、教师以多媒体课件讲授为主线，学生复习课件内容，并自学教学参考书相关内容；3、安排27课时设计实践，辅以设计实例的讲解，学生完成上机设计和设计报告。

第14章版图设计基础(半导体集成电路共14章)

Ledit 版图工具简介
位置:桌面/tanner/ledit9/ ledit90
Ledit 窗口简介
图形选择
绘图区
鼠标各键的作用层定义
鼠标移动精度设置： setup菜单下鼠标移动精度设置：
design
1 Internal=0.001um
精度设置：Grid标签精度设置：
1 locater=1um
如：传输门加法器中的功能块可分为异或门（非）传输门加法器中的功能块可分为异或门（异或门、和产生电路、进位产生电路和产生电路、
大部分工作是调用基本单元进行连线单元间的连线
4.PAD单元
PAD单元部分包括：单元部分包括：单元部分包括（1）绑定金属线所需的）可靠连接区域（2）ESD保护结构）保护结构（4）与内部电路相连的）接口（3）输入、输出缓冲器）输入、
M3
Via2
M2
via1
M1
键合点（键合点（PAD）
PAD.1 PAD.2 PAD.3.1
宽度间距顶层金属四周覆盖键合点距离
70 30 2.5
说明：实际版图中的pad都是有保护电路的，且厂商会说明：都是有保护电路的，提供经过若干次实验的电路。提供经过若干次实验的电路。
二、版图设计步骤(人工)
Mn.2 Vn.2 Vn.1 Mn.1 Vn.3
说明：实际版图中，顶层金属会有不同，间距和条宽都说明：实际版图中，顶层金属会有不同，会增加。会增加。
过孔：
PAD 3.8 PAD.3.6 PAD.3.4 PAD.3.2 PAD.3.1
Vn.1 Vn.2 Vn.3
过孔尺寸过孔间距金属条两边覆盖过孔（所有金属层）

微纳制造导论-光刻制版与光刻图形设计-作业

《微纳制造导论》Introduction to Micro&Nano Manufacturing Technologies
光刻与掩膜版制造
掩膜版刻蚀
曝光源
曝光
掩膜版
光敏材料玻璃或铬版
显影/漂洗
乳胶版
硬表面版
定影
光刻胶
铬玻璃
后烘（90~120℃/10min）
烘干稳定
光刻胶
铬玻璃
腐蚀铬
光刻胶
玻璃
《微纳制造导论》Introduction to Micro&Nano Manufacturing Technologies
光刻与掩膜版制造——双面光刻（3）
正面对版标记自动存储
与硅片背面的标记聚焦套刻对准
X、Y方向和角度θ 旋转、对准、曝光
《微纳制造导论》Introduction to Micro&Nano Manufacturing Technologies
《微纳制造导论》Introduction to Micro&Nano Manufacturing Technologies
光刻与掩膜版制造
完成设计
数据转换成PG格式
发生10倍初缩版
接触式复印 10倍初缩版
分步重复精缩版
光学制版工艺
完成设计
数据转换成电子束格式
制成精缩版
电子束制版工艺
《微纳制造导论》Introduction to Micro&Nano Manufacturing Technologies
光刻与掩膜版制造
掩膜基版的涂敷
涂敷材料在应用时的稳定性、反射率低、耐磨性好、30~80nm厚度应没有针孔，易于成像和刻蚀涂敷层：1. 硬表面材料；2. 软表面材料；

基于bandgap版图设计（已处理）

基于bandgap版图设计摘要近年来随着IC设计要求的不断发展,集成电路版图设计是实现集成电路制造所必不可少的设计环节,它不仅关系到集成电路的功能是否正确,而且也会极大程度地影响集成电路的性能、成本。

而集成电路中的bandgap可以在温度和电压不稳定的环境中保持稳定的参考电压,被广泛运用于比较器、A/D转换器等模拟电路及数模混合信号集成电路中,其性能直接影响整个系统的精度和性能。

因此,bandgap版图设计的研究非常有意义。

本文基于Cadence 版图设计软件平台,采用XFAB0.6μm CMOS 工艺设计。

设计的版图元件包括PMOS、NMOS、PNP三极管、电阻、电容。

其中对差分放大器、电流镜、电阻等重要元件采用了匹配和对称的设计方法,考虑电气特性的版图设计技术;为防止闩锁效应,本设计还运用了保护环保护整个电路,提高了bandgap 电路的可靠性。

本设计对最终设计出的版图使用calibre验证工具进行LVS和DRC验证,并顺利通过验证。

关键字:版图;带隙基准电压源;Cadence;匹配;验证ABSTRACTIn recent years, along with IC design request of continuously development, IC layout are essential to achieve the design of integrated circuit manufacturing sectors, it is not only related to the IC'sfunctions are correct, but also great extent affect IC performance and cost.But bandgap reference voltage of integrated circuit can keep stability in the unsteady environment of the temperature and the electric voltage of reference electric voltage, used extensively in comparison machine, A/D conversion machine etc. analog electric circuit and some mixture signal integrated circuit. Its function is directly influence the whole accuracy and function of system. Therefore, the research which take the layout design of the bandgap reference voltage is very meaningful.This text ,according to the design software of the Cadence about layout design, adopts XFAB0.6μm CMOS of design rule.The component of layout design include PMOS, NMOS, PNP, electric resistance, electric capacity. To the OP、current and resistance which are importance components adopt layout design technique of consideration electricity characteristic; To reduce latch-up, this design still uses guard ring to protect the whole electric circuit, improving the credibility of bandgap reference voltage.In the end, this design carried LVS and DRC of verification to the landscape used calibre verification tool that finally designs and passed a verification smoothly.Key Words: Layout; Bandgap reference voltage; Cadence; matching; Symmetry目录第1章引言 11.1选题背景及意义 11.2国内微电子发展状况1第2章 Bandgap简介 32.1 什么是Bandgap 32.2 Bandgap的原理 42.3 Bandgap的应用 6第3章 Virtuoso工具及版图绘制8 3.1 Cadence 软件介绍83.2 Virtuoso工具的使用103.2.1建立版图库103.2.2层选择窗的设置133.2.3版图编辑窗的设置143.2.4Virtuoso的常用快捷键16 第4章 Bandgap的版图设计174.1版图设计中的相关主题174.1.1器件的匹配规则174.1.2匹配管子的版图设计 224.1.3电阻版图设计254.1.4倒比管版图设计264.1.5双极型晶体管版图设计27 4.1.6电容版图设计284.2全局规划(floor plan) 314.2.1模块摆放314.3整体布线33第5章 Bandgap电路版图验证 345.1版图验证的概述 345.2版图的DRC验证 355.3 版图的LVS验证39结束语44参考文献45致谢46附录48外文资料原文51第1章引言1.1选题背景及意义随着IC工艺的发展,在模拟电路和数模混合电路中,片内集成的基准源电路已被普遍采用,它是集成电路中的一个重要模块。

版图设计规则及验证

制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
三、设计规则及工艺参数
版图设计规则的制定考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
版图数据命令文件 ZSE
LDC
CDL/Spice
DRC, ERC
NE LVS
Slognet
PDT
LDX
四、版图验证与检查
DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查

4#版为P+掺杂区图形掩膜。多晶硅栅本身作为漏, 源掺杂离子注入的掩膜(离子实际上被多晶硅栅阻挡,不会进入栅下硅表面,称硅栅自对准工艺)。经硼离子注入,扩散推进,完成P沟管和P型衬底欧姆接触区的制作。
光刻4：P管源漏区注入光刻
P+注入
N- Si 阱
P-S i Sub
光刻5：N管源漏区注入光刻
N阱层相关的设计规则
编号 1.1 1.2 1.3 描述尺寸 3.0 6.0 2.5 目的与作用保证光刻精度和器件尺寸防止不同电位阱间干扰保证N阱四周的场注N区环的尺寸减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4

第五章版图设计技术ok

CMOS第二层金属
L CS/CPP； CMOS P﹢掩膜
L CW/CPW； CMOS P阱
L CG；
CMOS覆盖玻璃孔
26
VLESEI集141成电路和系统设计
2．矩形命令 B 长度宽度中心坐标方向； B 25 60 80 40；（图a） B 25 60 80 40 -20 20；（图b）
图a 25
14
VLESEI集141成电路和系统设计
三、基本算法
1 . 图论算法： DFS、BFS、最短路径、最小生成树、斯坦纳树算法、匹配算法、网络流问题。
2. 计算几何算法：扫描线算法。 3.基于运筹学的算法：构形图和局部搜
索、线性规划、整数规划、动态规划、非线性规划、模拟退火法。
一、电阻
一块宽度为W、厚度为t、长度为L的均匀导体的电阻为： R L
tW
令：L=W，可得一正方形导体的电阻为： R
则：矩形导电层的电阻可简单地由方块电阻
18
VLESEI集141成电路和系统设计
Poly-Si：取决于工艺上几何图形的分辨率。
Al：铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。
diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。

Al
Poly

diff
2
3
19
VLESEI集141成电路和系统设计
5. 连线 W 线宽 x1 y1 x2 y2 x3 y3……；线宽相等，拐点坐标，线段两端点圆弧中心点坐标。
2
1 3
VLESEI集141成电路和系统设计
4
29

计算光刻与版图优化

作者简介
这是《计算光刻与版图优化》的读书笔记，暂无该书作者的介绍。
谢谢观看
在这一部分，本书深入探讨了版图优化的各种算法和技术。包括遗传算法、模拟退火算法、粒子群优化算法等。通过了解这些算法的工作原理和应用实例，读者可以更好地实现高效的版图优化。
本章节重点介绍了计算光刻与版图优化的集成方法。通过将光刻模拟与版图优化相结合，可以实现更高效的光刻工艺和更精确的版图设计。这一部分详细介绍了集成的方法和步骤，为读者提供了实用的指导。
阅读感受
《计算光刻与版图优化》这本书深入浅出地阐述了集成电路制造中的核心环节——光刻技术，并进一步探讨了计算光刻与版图优化的关系。在现代电子工业中，光刻工艺的重要性不言而喻，它不仅关乎集成电路制造的精度和效率，更直接影响着器件的性能和稳定性。
计算光刻，作为近年来逐渐被业界的技术领域，为我们提供了一种新的解决思路。这本书让我深刻理解到，传统的光刻工艺在某些方面已经接近物理极限，而计算光刻则为突破这些限制提供了可能。它不仅仅是一个简单的技术升级或替代，更是一种思维方式和解决方案的革新。
“在版图优化中，我们不仅要电路的功能和性能，还要考虑制造工艺的限制和可靠性问题。”这句话提醒我们，版图优化是一个多目标优化的过程。除了实现电路的功能和优化性能外，还需要充分考虑制造工艺的限制和可靠性问题。只有这样，才能确保设计出的集成电路在实际生产中具有可行性和可靠性。
《计算光刻与版图优化》一书为我们提供了宝贵的专业知识和实践指导。通过学习和掌握书中的理论和方法，我们能够更好地应对集成电路设计制造中的挑战，为未来的科技发展做出更大的贡献。
但这本书并不只是单纯地介绍技术，它还从多个维度探讨了计算光刻的应用前景。例如，随着人工智能和大数据技术的发展，计算光刻的数据处理和分析能力将得到进一步提升。这使得我们可以对光刻过程中的各种数据进行实时监控和智能分析，从而实现更加精准的控制和优化。

《计算光刻与版图优化》读书笔记思维导图

5.1 刻蚀效应修正流程
5.2 基于规则的刻蚀效应修正
5.3 基于模型的刻蚀效应修正
5.4 EPC修正策略
5.6 基于机器学习的刻蚀效应修正
5.5 非传统的刻蚀效应修正流程
本章参考文献
第6章可制造性设计
6.1 DFM的内涵和外延
6.2 增强版图的健壮性
6.3 与光刻工艺关联的DFM
6.4 与CMP工艺关联的DFM

6.5 DFM的发展及其与设计流程的结合
6.6 提高器件可靠性的设计（DFR）
6.7 基于设计的测量与DFM结果的验证
本章参考文献
第7章设计与工艺协同优化
7.1 工艺流程建立过程中的DTCO
7.2 设计过程中的 DTCO
7.3 基于版图的良率分析及坏点检测的 D...
目录
07 第6章可制造性设计
09 附录A 专业词语检索
08
第7章设计与工艺协同优化
光刻是集成电路制造的核心技术，光刻工艺成本已经超出集成电路制造总成本的三分之一。在集成电路制造的诸多工艺单元中，只有光刻工艺可以在硅片上产生图形，从而完成器件和电路三维结构的制造。计算光刻被公认为是一种可以进一步提高光刻成像质量和工艺窗口的有效手段。基于光刻成像模型，计算光刻不仅可以对光源的照明方式做优化，对掩模上图形的形状和尺寸做修正，还可以从工艺难度的角度对设计版图提出修改意见，最终保证光刻工艺有足够的分辨率和工艺窗口。本书共7章，首先对集成电路设计与制造的流程做简要介绍，接着介绍集成电路物理设计（版图设计）的全流程，然后介绍光刻模型、分辨率增强技术、刻蚀效应修正、可制造性设计，最后介绍设计与工艺协同优化。本书内容紧扣先进技术节点集成电路制造的实际情况，涵盖计算光刻与版图优化的发展状态和未来趋势，系统介绍了计算光刻与刻蚀的理论，论述了版图设计与制造工艺的关系，以及版图设计对制造良率的影响，讲述和讨论了版图设计与制造工艺协同优化的概念和方法论，并结合具体实施案例介绍了业界的具体做法。本书不仅适合集成电路设计与制造领域的从业者阅读，而且适合高等院校微电子相关专业的本科生、研究生阅读和参考。

Virtuoso cadence 教程轻松学

32
EDA概述
CADENCE
3、全定制IC设计工具
Virtuos Schematic Composer Analog Design Environment Virtuos Layout Editor Spectra Virtuoso Layout Synthesizer Assura dracula Diva
（3）定制设计
标准单元法通用单元法
13
第二章 EDA概述
CADENCE
• 电子设计自动化（EDA：Electronic Design Automation）就是利用计算机作为工作平台进行电子自动化设计的一项技术。
• 涵盖内容：系统设计与仿真，电路设计与仿真，印制电路板设计与校正，集成电路版图设计数模混合设计，嵌入式系统设计，软硬件系统协同设计，系统芯片设计，可编程逻辑器件和可编程系统芯片设计，专用集成电路设计等
18
EDA概述
CADENCE
• EDA发展概况：
（1）20世纪60、70年代出现计算机辅助设计（CAD）（2）随后出现CAE、CAM、CAT、CAQ。（3）20世纪80年代，初级的具有自动化功能的EDA出现。（4）20世纪90年代，EDA技术渗透到电子设计和集成电
路设计各个领域，形成了区别于传统设计的整套设计思想和方法。（5）当前，深亚微米工艺和SoC设计对EDA技术提出更高更苛刻的要求。
27
EDA概述
CADENCE
• EDA主要供应商：
VHDL仿真行为综合逻辑综合可测性设计低功耗设计布局布线
后仿真
Cadence Vantage Synopsys Synopsys Alta Synopsys Compass Mentor Graphics Synopsys Sunrise Compass Synopsys Epic Cadence Avant! Mentor Graphics Synopsys Cadence Compass IKOS Vantage

多层次光刻技术实现三维微结构的制造

多层次光刻技术实现三维微结构的制造光刻技术是一种常用于微电子制造过程中的关键技术之一，它可以实现精确的图案转移，从而制造出具有微米级甚至纳米级结构的器件。

随着科技的进步和需求的提升，针对三维微结构的实现需求也越来越迫切。

多层次光刻技术应运而生，通过多次光刻和层叠，实现微观和宏观结构的精细制造。

本文将重点探讨多层次光刻技术在三维微结构制造中的应用和实现方法。

一、多层次光刻技术概述多层次光刻技术是一种通过多次重复光刻过程的方法，能够在同一样品上实现不同深度或高度的微结构。

这种技术的实现需要借助于掩膜对光的传播和反射进行控制，从而实现所需的结构形状。

二、多层次光刻技术的实现方法1. 掩膜设计：根据所需的三维结构形状，设计相应的掩膜图案。

多层次光刻技术的关键在于掩膜的合理设计，掩膜应包含多个层次的结构信息。

2. 光刻胶涂布：在样品表面涂覆光刻胶，通过旋涂或者喷涂等方式均匀覆盖光刻胶。

光刻胶在光刻过程中起到了传递掩膜图案的关键作用。

3. 曝光：将掩膜与光刻胶相接触，并通过曝光机将特定波长的光照射到掩膜上。

此时，光刻胶中的化学反应会受到光的照射而发生变化。

4. 显影：将曝光后的样品放入显影液中，显影液能够溶解光刻胶中未曝光的部分，从而形成所需的图案结构。

5. 清洗：为了保证样品的质量和结构完整性，需要将样品进行清洗，去除掉显影液和未固化的光刻胶。

以上为基本的多层次光刻技术实现方法，通过重复这些步骤，可以在同一样品上实现不同层次、不同深度的三维微结构制造。

三、多层次光刻技术的应用领域1. 光子晶体：光子晶体是一种具有周期性结构的光学材料，其制备需要借助于多层次光刻技术。

通过多次光刻和层叠，可以在光子晶体中制造出具有周期性的微结构，从而实现对光的传播和控制。

2. 微透镜阵列：多层次光刻技术可用于制造微透镜阵列，这种阵列可以应用于光学信号处理、光通信等领域。

通过多次光刻，可以制造出微透镜阵列中的微型透镜，实现对光的聚焦和散焦。

光刻版的形成方法与流程

光刻版的形成方法与流程
光刻版（Photomask）的形成方法与流程如下：
1. 制作基底：首先，根据设计要求选择合适的基底材料，如石英玻璃或聚合物。

然后，将基底进行清洗和抛光，以确保表面平整和清洁。

2. 电子束曝光：使用计算机辅助设计软件（CAD）来设计光
刻版中的图案。

将设计好的图案转化为数字化的信息，然后使用电子束曝光设备，通过控制电子束的扫描路径，将图案准确地写入基底上。

3. 显影：将其暴露在化学溶液中，使曝光的部分获得显影作用。

曝光的部分将发生化学反应，从而将基底上的图案清晰地显现出来。

4. 蒸镀：将金属或其他合适的材料蒸镀到显影后的基底上。

这一步的目的是增加图案的反射率和耐久性。

5. 清洗：将光刻版进行清洗，以去除在之前步骤中产生的化学残留物和污染物。

清洗后，光刻版将变得干净且透明。

6. 检查和修复：对光刻版进行检查，如果发现任何缺陷或损坏，可以尝试修复。

修复通常涉及使用特殊的修复剂将局部区域填充或覆盖。

7. 最终检验：最后，对光刻版进行仔细的最终检验，以确保图
案的质量和准确性。

检验可以使用显微镜、光学仪器或其他相关工具进行。

8. 包装和保护：完成光刻版的制作后，将其放入适当的包装盒中，并采取必要的措施来保护光刻版，以防止损坏或污染。

以上是光刻版的形成方法与流程的基本概述，但实际的制作流程可能因不同的光刻技术、设备和应用领域而有所差异。

基于LEDIT的STEP光刻版数据图形自动排版

86电子技术Electronic Technology电子技术与软件工程Electronic Technology & Software Engineering1 引言从晶体管问世至今，半导体技术的发展已有多半个世纪了，半导体芯片的集成化趋势继续遵循摩尔定律。

光掩膜技术节点已经进入到5nm 时代。

细线宽、高精度、高集成度、高效率的生产需求，将对半导体设备和工艺带来巨大的挑战。

随着我国半导体产业的发展，以集成电路为例，微光刻技术是集成电路中最关键的技术。

集成电路芯片的生产需要进行多次光刻。

在集成电路生产中提高产量与降低成本的有效方法之一是尽量地利用硅片面积。

由于测量、控制、对准等各种标记图形必须和集成电路芯片主图形同时参与工艺处理，光刻版上图形的布局[1]便极为关键和重要。

目前的光刻版布局是在EDA 软件基础上，由数据处理工程师进行图形布局。

常用的软件有CATS 软件与Virtuoso 软件。

但这些软件只提供了版图数据处理的基础功能，具体的布局仍然依赖于工程师的知识和经验。

Ledit 软件提供C [2]和C++的程序开发接口，采用面向对象的编程方法，开发效率较高，本文采用C++对Ledit 软件进行二次开发，实现STEP 光刻版自动排布。

2 STEP光刻版数据图形处理与布局如图1所示：该图为STEP 光刻版数据处理后的图形。

版图主要由以下几部分组成：（1）chip 芯片：由设计公司提供芯片图形，并由掩膜版制造公司对图形进行放大5倍操作；（2）光刻对准标记：根据流片公司光刻机型号，如ASMIL 、NIKON 等在标准位置进行标记绘制，并进行人工多点坐标核验；（3）光刻版版号和日期：由设计公司提供光刻版版号并添加该型号的设计日期，用于日后对光刻版进行管理；（4）光刻版对应条形码：根据流片公司光刻机型号，在CAD 中使用Visual Lisp 开发工具中生成条形码，并放置在光刻版中条形码的扫码识别区域；（5）CDbar ：由掩膜厂根据生产设备及检测设备的测试需求，添加不同线宽、不同方向的关键尺寸测试图形。

IC版图设计1讲解学习

以上两点要求均反映在版图的几何设计规则文件中。
材料与能源学院微电子材料与工程系
Fundamentals of IC Analysis and Design (4)
(3)定义设计人员设计时所用的电参数的范围。通常，这些电参数中包括晶体管增益、开启电压、
电容和电阻的数值，均反映在版图的电学设计规则文件中。
一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。
规则越保守，能工作的电路就越多(即成品率越高)。规则越富有进取性，则电路性能改进的可能性也越大，
这种改进可能是以牺牲成品率为代价的。
材料与能源学院微电子材料与工程系
Fundamentals of IC Analysis and Design (4)
➢ contact设计规则示意图
材料与能源学院微电子材料与工程系
Fundamentals of IC Analysis and Design (4)
➢ Metal相关的设计规则列表
编号描述
尺寸
5.1 金属宽度 2.5 5.2 金属间距 2.0
目的与作用保证铝线的良好
电导
防止铝条联条
➢ Metal设计规则示意图
➢ 从设计的观点出发，设计规则可以分为三部分：
(1)决定几何特征和图形的几何尺寸的规定作用：保证各个图形彼此之间具有正确的关系。每层掩膜上的各个图形部件应该相切，或者应该保持互相分开；不同掩膜上的各个图形部件应该套合，或者应该保持互相分开。
(2)确定掩膜制备和芯片制造中都需要的一组基本图形部件的强制性要求。典型的图形部件可能包括制造中所用的各块掩膜精确套准所需的对准标志，把各个电路从硅片切下来的划片间距以及供压焊封装用的压焊点尺寸。

版图设计基础

多边形实例：
4.2.2 线形（path）
❖ 线形是由起点、终点、中间顶点以及宽度值来确定的一种形状。
❖ 主要用于连接器件，以及点对点的信号传送。
线形实例
❖ 在版图设计中，线形使用得越多，版图的设计效率就越高，而能使用多少线形则取决于版图的类型以及版图设计工程师的工作习惯。线形比多边形更易于修改，并且包含更少的计算机数据。例如，移动一段线形只需要移动一条边，而移动同样一段多边形则需要移动多边形两侧的两条边。
4.2 分层和连接
CMOS工艺的4种基本分层类型： 1.导体：扩散区、金属层、多晶层以及阱层都
属于此类。 2.隔离层(绝缘层)：这些层是用于隔离的层，它
在垂直方向和水平方向上将各个导电层互相隔离开来。无论是在垂直方向还是在水平方向上都需要进行隔离，以此来避免在个别电气节点之间产生“短路”现象。
的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。目前一般的MOS IC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。
NMOS晶体管的版图
❖ 简单NMOS晶体管的版图
4.3.1 衬底连接的晶圆横截面
❖ P型晶圆
显示衬底连接的晶圆横截面
反相器基底连接的横截面
4.3.2 导体和接触孔
接触孔和通孔的说明
4.3.2 导体和接触孔
❖ 在业界，接触孔（contact)和通孔（via)这两个名词有着细微的差别。
❖ 接触孔特指最低层金属孔，用于将最低层金属和多晶硅或者扩散层连接起来。

第5章光刻工艺

投影曝光机
STEPPER的对准曝光示意图
5.3 影响光刻质量的因素
5.3.1 硅片表面状况对光刻工艺的影响
硅片的表面状况对光刻工艺的影响有三个方面：
表面清洁度
表面粘附性
表面平面度
5.3.2 硅片平面度对光刻工艺的影响
描述平面度的方法之一是用 “峰谷间距（PV）”来表示，即：圆片表面上最高点与最低点之间的高度差。为了保证分辨率，曝光时必须要保证衬底上所有各点都处于成像透镜的焦深范围之内。
前烘的方式有烘箱烘烤、红外线加热和热板烘烤。
匀胶、前烘一体机
5.1.5 曝光
曝光就是把掩模版上的图形成像到硅片上
接触式光刻机掩模版
硅圆片
1:1曝光
投影（缩小）曝光
投影式光刻机掩模版
硅圆片
5.1.6 显影和坚膜
显影是把曝光后的硅片放在显影液里进行处理。对于负胶，未曝光部分被溶解在显影液里；对于正胶，曝光部分被溶解在显影液里。要正确地控制曝光量和合适的显影条件（温度、浓度、时间），既不能曝光、显影不足，也不能曝光、显影过度。
真空接触
硬接触
软接触
20 μm 接近式 20 μm 接近式（胶中加了增强对比度材料）
接触式曝光机
接近式曝光机
间隙调整杆
接近式曝光机原理
掩膜版硅片
正面图形对准
图形
掩膜版硅片
背面图形对准
图形有些工艺需要在没有对准记号的硅片背面进行加工，这就需要利用正面图像上的对准记号进行对准，对背面的光刻胶曝光。
涨性好； ● 去胶容易，不留残渣；
光刻胶的留膜率
光刻胶的留膜率是光刻胶的重要指标之一。从理论上讲，正胶的未曝光部分（负胶则是曝光部分）是不溶于显影液的（以下统称为“非溶性胶膜”），实际上也被显影液溶解，只是困难些。所以光刻胶的“留膜率”就是曝光显影后非溶性胶膜厚度（如正胶的未曝光部分）与曝光前胶膜厚度之比。要求光刻胶具有较高的留膜率。