高速电路时钟设计问题浅谈

高速电路时钟设计问题浅谈
【摘要】阐述了高速电路设计中时钟电路出现的时钟不确定性问题、多时钟区域问题、时钟通路和脉冲整形问题、时序校验中STA遇到的问题，以及CAD 工具的缺陷，并且提出了相应的解决方案。

【关键词】高速电路；时钟不确定性；时序校验；STA
引言
产品目标是为所有开发考虑的主要的动因，高频率操作的一个关键目标是做高性能的处理器。

因为资金花费、电源功耗、设计的重利用和开发日程等因素的影响，一些性能可能要稍差一些。

精确的衡量这些相互冲突的目标，将影响到哪一种设计和校验最适宜于某一特定产品的开发。

设计问题的关键是在一个产品定义阶段就必须回答：该产品必须在什么过程和操作条件下满足它的频率目标。

对于最高性能处理器定目标时，不十分注重资金消耗的多少，如工作站和服务器，通常的策略是确保设计满足它的目标频率，并假定特定条件下的处理方法和最坏情况下的操作条件[2]。

1 时钟不确定性
时钟不确定的主要原因是时钟抖动、时钟占空比和时钟歪斜。

时钟抖动减少了相对于标称值的时钟时间的有效时间。

因此，时钟抖动必须在速度时间分析中考虑，这应该由最坏情况下时钟抖动说明书减少的时钟时间来解决。

时钟抖动说明书应该与为速度分析所假定的最坏情况过程和操作条件相一致。

时钟抖动不影响竞争问题，因为时钟波形和频率的变化不改变时钟到达的时间。

时钟占空比的变化对设计的影响类似于时钟抖动。

占空比的变化可能影响电路信号速度但不影响电路功能。

在双相时钟系统中，每一个相位的时段决定于时钟的占空比。

因此，相对于标称占空比的变化将减少有效的相位和周期时间。

时钟歪斜能够使逻辑速度降低并使竞争恶化。

由于时钟歪斜必须考虑进速度和竞争分析，因此，不同的时钟歪斜详细说明书可以用来做建立和保持时间校验。

每个时钟歪斜说明书必须在合适的速度和竞争的情况下产生，另一方面，在合适的条件下，一个时钟歪斜说明书可用于检查建立时间和保持时间，并且附加的限制可以用于每一种检查类型。

2 多时钟区域
在一个芯片上，可能产生多时钟区域的情况：一个为了减少歪斜的单个同步时钟区域的多级分区；两个或更多个同步时钟区域，各区域工作在某一通用频率的若干倍；两个或多个完全异步的时钟区域。

许多处理器有至少两个同步时钟区域：处理器核心时钟和处理器总线接口单元（BIU）时钟。

随着芯片上集成度级别的提高，包含完全异步的IO逻辑时钟区域并不罕见。

随着器件尺寸的变小、消逝尺寸的增长和频率目标的提升，时钟歪斜作为处理器周期的百分比也增加了。

虽然用低阻抗栅格拓扑方法展宽时钟互连线和分布整体时钟可以减小时钟歪斜，但增加了时钟系统的功耗。

一个解决时钟歪斜增加和功耗问题的办法是执行一个分级时钟方案：由某一总时钟来产生本地时钟，本地时钟只分布在更小跨度的芯片部分。

分级时钟方案的好处是可以限制时钟歪斜到一个更小的程度。

因为在电路操作条件下，时钟互连延迟和变化减小了。

然而，块间歪斜将比整个芯片只用一个时钟更大。

如果良好的定义芯片区域使穿过时钟区域的信号通路个数是合理的，
并且事先考虑到比较大的时钟歪斜，这个代价才可能是划算的。

因为块内和块外的时钟歪斜是不同的，所以要附加穿越多块多时钟区域的路径分析。

块上多同步时钟区域工作在不同的频率，导致了区域边界上更大的歪斜。

各时钟区域频率的倍数不同带来了另外的麻烦，在通常情况下，核心时钟和BIU时钟频率的比值是可编程的，而且可以包含奇数和半分数的倍数。

3 时钟通路和脉冲整形
提高处理器频率的另一个重要性是保持稳恒的电源损耗，这是一个系统级的要求，具有更大的挑战性。

选通时钟触发器已经成为一个常见的方法，并用于降低微处理器和嵌入式处理器的功耗。

当不需要进行逻辑计算时，可以阻碍逻辑和时钟节点的触发。

时钟的条件触发可以减少耗电量。

时钟脉冲整形也通常用于减少动态电路中的短路电流。

选通时钟的引入增加了保持时间的潜在问题，即使在物理同步点之间时钟歪斜也将增加。

时钟选通和缓冲逻辑、上升和下降的渡越延迟必须在选通和非选通逻辑之间匹配最小化歪斜。

处理和操作条件的变化时，由于跨过倒相器的与非门和或非门，延迟并不能良好匹配，与非门和或非门提供依赖数据的门负载给整体时钟，而且，必须仔细计划时钟和门控逻辑的布线和时钟的线路。

如果一个高度自动化的施行方法用于设计该芯片，这些问题将使时钟选通成为一个糟糕的设计。

时钟选通增加了必须被STA工具确认和检验的数量、潜在的类型、时序的限制，也增加了建模最坏情况的通、断路电子负载的复杂性。

STA工具必须识别时钟波形整形电路并用不同于普通门的方法处理它们。

因为这两种情况正确的延迟传输不同的。

4 结论
在一项设计中，电路技术越多样化，校验的挑战性越大。

现在多数STA工具仅仅能够识别除了互补逻辑之外的一些电路设计模式，这就导致了不可识别电路的黑匣子对电路的敏感。

另外，在STA工具中使用的时序模型能够识别的定制电路的不准确性（10%）远高于互补逻辑（<5%）[1]。

通常的电路和电子规则必须考虑由设计者和CAD工具所做的时间校验假设。

定制处理器设计项目通常至少定义下列一套设计标准，该标准必须将时序校验因素考虑在内：最小/最大信号和时钟转换速率、最小/最大时钟歪斜和抖动、时钟扇出限制、最大信号RC 延迟、信号和时钟电容耦合限制、电源和地最大IR降落极限、动态节点上最小的预充电电平。

这些规则影响着时序模型、负载模型、歪斜说明、建立时间和保持时间限制。

【参考文献】
[1]L YNNE G.Modeling and simulation for signal integrity[C]//Cadence Design System ：IEEE Int Conf on a Coustics，2000.
[2]史提芬H·霍尔.高速数字系统设计[M].北京：机械工业出版社，2005.
[3]周润景，袁伟亭.Cadence高速电路板设计与仿真[M].北京：电子工业出版社，2006.。