异构、多核、可重构
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7/33
Intel CPU时钟频率与晶体管集成度演变
Hello,Andy Sorry, Bill. The free lunch is over !
8/33
三个物理限制（1）
功耗限制
晶体管翻转 （频率） 晶体管集成度 消耗能量 （功耗） 芯片密度 发热 （温度） 散热能力
功耗计算公式
P = C×V2 ×f
26/33
可重构方式
静态可重构——编译时重构 动态可重构——运行时重构
27/33
可重构计算系统
28/33
从高性能到高效能
性能
机械或是其他工业制品对设计要求的满足程度 计算机性能——速度为先！
效能
综合了“效率”、“效益”、“性能”等多个词的意 计算机效能——性能、功耗、容错性、适应性、 安全性等等 可重构计算为系统的高效能实现提供了条件
18/33
多核设计的问题
少数强大的核还是很多简单的核？
前者——总指令吞吐率与其功耗或面积成本呈亚 线性关系，投入产出效率较低 后者——单线程的性能很低，而每个程序总有一 部分没法并行化，这将最终决定整个程序的性能 取决于程序的可并行性——Amdahl定律
19/33
Amdahl定律
Speedup —— Defined as sequential execution time over parallel execution time in parallel processing. f —— The portion of the workload that can be parallelized m —— The number of processors
简化描述
在软件的控制下，利用系统中的可重用资源（如FPGA等 可重构逻辑器件），根据应用的需要重新构造一个新的 用于执行应用程序的硬件平台
一类计算机组织结构
在硬件芯片制造后针对计算任务的定制能力； 为计算任务提供大量可定制执行空间的实现能力
带来了系统硬件的可变性 能够像安装软件那样“安装”硬件
29/33
异构多核+可重构计算
30/33
一些用于扩展的关键词
高性能计算
High Performance Computing
并行计算
Parallel Computing
高效能计算
High Efficiency Computing
众核处理器
Manycore Processors
超标量
Superscalar
多核、异构、可重构
——新一代计算机体系结构 张惠臻
2014年4月
主要内容
1. 2. 3.
从单核到多核 多核——从同构到异构 异构多核 + 可重构计算
2/33
1. 从单核到多核
3/33
Intel处理器的发展历程
由一个经验定律引发的三个物理限制
4/33
一个经验定律
摩尔定律
1. 芯片上晶体管的集成度，每18个月翻一番 2. 微处理器的性能，每18个月提高一倍 3. 相同性能产品的价格，每18个月下降一半
指令并行
VLIW（Very Long Instruction Word）
16/33
Imagine流处理器
斯坦福的Imagine （2000）
8个ALU单元被同一 个控制器所控制，同 时对大量的并行数据 进行同样的操作 一个大型SIMD单元
17/33
GPU架构——Nvidea Fermi
分成多个相对 独立的区域， 减少通信联系
采用多个简单 重复的处理器
多核
11/33
Intel 80核处理器
12/33
2. 多核— 从同构到异构
13/33
多核架构
斯坦福的Hydra处理器（1996）——同构片上多核
14/33
总线或交叉开关架构
特点
可视作传统板上多处理器的片上集成 处理核数相对较少，结构相似 单核功能较全面，类似传统单核处理器 传统应用程序无需修改即可运行，获得一定加速 共享存储，各核访存方式一致
31/来自百度文库3
【号外】介绍几本书
1.
《深入理解计算机系统》(第2版)，[美] Randal E.Bryant / David R.O’Hallaron著，龚奕利/雷迎春译，机械工业出 版社，2011年 《浪潮之巅》，吴军，电子工业出版社，2011年 《数学之美》，吴军，人民邮电出版社，2012年 《程序员的自我修养：链接、装载与库》，俞甲子等，电 子工业出版社，2009年 《链接器和加载器》，[美] John R.Levine著，李勇译， 北京航空航天大学出版社，2009年
2. 3. 4.
32/33
33/33
C：芯片总的栅电容 V：工作电压，∝ f f：工作频率
P ∝ f3
9/33
三个物理限制（2）
互连延迟限制
传输延迟与频率的相对关系 增加流水线级数的失效代价
设计复杂度限制
设计空间问题 芯片验证问题
10/33
新的提升处理器性能的方法
功耗限制 互连延迟限制 设计复杂度限制
频率不变， 增加片上处 理器的数量
5/33
晶体管集成度发展趋势图
6/33
CPU的性能与频率
性能 = 频率 × IPC
IPC：Instructions per Cycle 频率：1/Cycle 受CPU频率和CPU架构两方面的综合决定
CPU架构改变，提高IPC，带来性能质的飞跃 CPU频率增长，带来性能量的提升 对于同一代架构，改良架构来提高IPC的幅度是非常有限的 所以，提高CPU主频成为单核时代提升性能唯一有效手段
缺点
总线或者交换开关成为系统瓶颈 限制了核的数目，难以扩展
15/33
流处理器和GPU架构
新的应用特征
大规模的数据并行计算 图像和视频处理、动画合成等
三类并行
线程并行——Hydra 数据并行
SIMD（Single Instruction Multiple Data） 单核时代——DSP
演化硬件
Evolvable Hardware
超长指令字 VLIW
Very Long Instruction Word
片上系统 SoC
Systems on Chip 片上网络 NoC Networks on Chip
现场可编程门阵列FPGA Field Programmable Gate Arrays
20/33
异构多核架构
异构多核
一个强大的单核——执行程序串行部分 众多简单的单核——执行程序并行部分
另一个角度看异构多核
一个核心控制核
负责系统的控制、调度与协调
多个计算核
负责具体应用程序的功能计算 计算核可以不相同
21/33
典型的异构多核架构——Cell
IBM的Cell处理器
22/33
多核的关键问题
多核处理器本身的设计不是问题 最关键的问题——编程模型
并行化编程 编译器等软件工具的支持
其他关键问题
互连结构
系统的可扩展性——片上网络
多核操作系统
23/33
3. 异构多核+可重构计算
24/33
实现功能的三种计算模式
y Ax 2 Bx C
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可重构计算
Intel CPU时钟频率与晶体管集成度演变
Hello,Andy Sorry, Bill. The free lunch is over !
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三个物理限制（1）
功耗限制
晶体管翻转 （频率） 晶体管集成度 消耗能量 （功耗） 芯片密度 发热 （温度） 散热能力
功耗计算公式
P = C×V2 ×f
26/33
可重构方式
静态可重构——编译时重构 动态可重构——运行时重构
27/33
可重构计算系统
28/33
从高性能到高效能
性能
机械或是其他工业制品对设计要求的满足程度 计算机性能——速度为先！
效能
综合了“效率”、“效益”、“性能”等多个词的意 计算机效能——性能、功耗、容错性、适应性、 安全性等等 可重构计算为系统的高效能实现提供了条件
18/33
多核设计的问题
少数强大的核还是很多简单的核？
前者——总指令吞吐率与其功耗或面积成本呈亚 线性关系，投入产出效率较低 后者——单线程的性能很低，而每个程序总有一 部分没法并行化，这将最终决定整个程序的性能 取决于程序的可并行性——Amdahl定律
19/33
Amdahl定律
Speedup —— Defined as sequential execution time over parallel execution time in parallel processing. f —— The portion of the workload that can be parallelized m —— The number of processors
简化描述
在软件的控制下，利用系统中的可重用资源（如FPGA等 可重构逻辑器件），根据应用的需要重新构造一个新的 用于执行应用程序的硬件平台
一类计算机组织结构
在硬件芯片制造后针对计算任务的定制能力； 为计算任务提供大量可定制执行空间的实现能力
带来了系统硬件的可变性 能够像安装软件那样“安装”硬件
29/33
异构多核+可重构计算
30/33
一些用于扩展的关键词
高性能计算
High Performance Computing
并行计算
Parallel Computing
高效能计算
High Efficiency Computing
众核处理器
Manycore Processors
超标量
Superscalar
多核、异构、可重构
——新一代计算机体系结构 张惠臻
2014年4月
主要内容
1. 2. 3.
从单核到多核 多核——从同构到异构 异构多核 + 可重构计算
2/33
1. 从单核到多核
3/33
Intel处理器的发展历程
由一个经验定律引发的三个物理限制
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一个经验定律
摩尔定律
1. 芯片上晶体管的集成度，每18个月翻一番 2. 微处理器的性能，每18个月提高一倍 3. 相同性能产品的价格，每18个月下降一半
指令并行
VLIW（Very Long Instruction Word）
16/33
Imagine流处理器
斯坦福的Imagine （2000）
8个ALU单元被同一 个控制器所控制，同 时对大量的并行数据 进行同样的操作 一个大型SIMD单元
17/33
GPU架构——Nvidea Fermi
分成多个相对 独立的区域， 减少通信联系
采用多个简单 重复的处理器
多核
11/33
Intel 80核处理器
12/33
2. 多核— 从同构到异构
13/33
多核架构
斯坦福的Hydra处理器（1996）——同构片上多核
14/33
总线或交叉开关架构
特点
可视作传统板上多处理器的片上集成 处理核数相对较少，结构相似 单核功能较全面，类似传统单核处理器 传统应用程序无需修改即可运行，获得一定加速 共享存储，各核访存方式一致
31/来自百度文库3
【号外】介绍几本书
1.
《深入理解计算机系统》(第2版)，[美] Randal E.Bryant / David R.O’Hallaron著，龚奕利/雷迎春译，机械工业出 版社，2011年 《浪潮之巅》，吴军，电子工业出版社，2011年 《数学之美》，吴军，人民邮电出版社，2012年 《程序员的自我修养：链接、装载与库》，俞甲子等，电 子工业出版社，2009年 《链接器和加载器》，[美] John R.Levine著，李勇译， 北京航空航天大学出版社，2009年
2. 3. 4.
32/33
33/33
C：芯片总的栅电容 V：工作电压，∝ f f：工作频率
P ∝ f3
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三个物理限制（2）
互连延迟限制
传输延迟与频率的相对关系 增加流水线级数的失效代价
设计复杂度限制
设计空间问题 芯片验证问题
10/33
新的提升处理器性能的方法
功耗限制 互连延迟限制 设计复杂度限制
频率不变， 增加片上处 理器的数量
5/33
晶体管集成度发展趋势图
6/33
CPU的性能与频率
性能 = 频率 × IPC
IPC：Instructions per Cycle 频率：1/Cycle 受CPU频率和CPU架构两方面的综合决定
CPU架构改变，提高IPC，带来性能质的飞跃 CPU频率增长，带来性能量的提升 对于同一代架构，改良架构来提高IPC的幅度是非常有限的 所以，提高CPU主频成为单核时代提升性能唯一有效手段
缺点
总线或者交换开关成为系统瓶颈 限制了核的数目，难以扩展
15/33
流处理器和GPU架构
新的应用特征
大规模的数据并行计算 图像和视频处理、动画合成等
三类并行
线程并行——Hydra 数据并行
SIMD（Single Instruction Multiple Data） 单核时代——DSP
演化硬件
Evolvable Hardware
超长指令字 VLIW
Very Long Instruction Word
片上系统 SoC
Systems on Chip 片上网络 NoC Networks on Chip
现场可编程门阵列FPGA Field Programmable Gate Arrays
20/33
异构多核架构
异构多核
一个强大的单核——执行程序串行部分 众多简单的单核——执行程序并行部分
另一个角度看异构多核
一个核心控制核
负责系统的控制、调度与协调
多个计算核
负责具体应用程序的功能计算 计算核可以不相同
21/33
典型的异构多核架构——Cell
IBM的Cell处理器
22/33
多核的关键问题
多核处理器本身的设计不是问题 最关键的问题——编程模型
并行化编程 编译器等软件工具的支持
其他关键问题
互连结构
系统的可扩展性——片上网络
多核操作系统
23/33
3. 异构多核+可重构计算
24/33
实现功能的三种计算模式
y Ax 2 Bx C
25/33
可重构计算