EP1C12Q240C8N中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
EP1C3T100C8N中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
100-Pin TQFP
0.5 256 16×16
144-Pin TQFP
0.5 484 22×22
240-Pin PQFP
0.5 1,024 34.6×34.6
256-Pin FineLine
BGA
1.0
289
17×17
324-Pin FineLine
BGA
1.0
361
19×19
400-Pin FineLine
1–2
初稿
2008年 5月
芯片中文手册,看全文,戳
到电路板上相应平面. Quartus II软件储备 I / O引脚所必需与在同一个包有多个电源引脚较大密度布局电源引 脚.
表 1-3.旋风 QFP和 BGAFineLine包装规格
尺度
间距（mm） 区（毫米 ) 长短 × width (mm × mm)
初稿
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修订记录
Cyclone器件手册 ,第 1卷
第一节 -2
初稿
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C51001-1.5
简介
1.简介
旋风
® 现场可编程门阵列系列基于一个1.5-V
0.13微米,全铜SRAM工艺,密度高达20060逻辑单元（LE）和
高达288千位RAM.有这样锁相环路（PLL）,用于时钟和一个专用双倍数据
EP1C3设备在144引脚TQFP封装,在同一个包中EP1C6器件）.
垂直迁移意味着可以设计从一个设备转移到另一个具有相同专用引
脚,JTAG管脚和电源管脚,并且子集或超集跨器件密度给定包.在任何 包中最大密度具有最高数量电源引脚;必须使用最大计划密度布局在一 包,以提供必要电源引脚进行迁移.
EP2C8Q208C8中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
Cyclone II器件手册,第1卷ii内容章修订日期............................................... ............................喜关于本手册............................................... .............................十三如何触点Altera ..........................................................................................................................十三印刷约定....................................................................................................................十三第一节Cyclone II器件系列数据表修订记录.................................................................................................................................... 1-1第1章简介简介............................................................................................................................................低成本嵌入式处理解决方案............................................ ......................................低成本DSP解决方案.................................................................................................................特征...................................................................................................................................................参考文献.........................................................................................................................文档修订历史记录.................................................................................................................1–1 1–1 1–1 1–2 1–9 1–9第2章Cyclone II架构功能说明.......................................................................................................................... 2-1逻辑元件....................................................................................................................................... 2-2LE操作模式........................................................................................................................ 2-4逻辑阵列模块................................................................................................................................ 2-7LAB互连............................................................................................................................ 2-8LAB控制信号......................................................................................................................... 2-8MultiTrack互联..................................................................................................................... 2-10行互连.......................................................................................................................... 2-10列互连.................................................................................................................... 2-12设备路由............................................................................................................................... 2-15全局时钟网络和锁相环.......................................... ..................................... 2-16专用时钟管脚..................................................................................................................... 2-20双用时钟引脚.............................................................................................................. 2-20全局时钟网络................................................................................................................... 2-21全局时钟网络分布.............................................. .............................................. 2-23锁相环.................................................................................................................................................. 2-25嵌入式存储器............................................................................................................................. 2-27内存模式............................................................................................................................... 2-30时钟模式.................................................................................................................................... 2-31M4K路由接口.................................................................................................................. 2-31iii内容嵌入式乘法器........................................................................................................................乘法器模式............................................................................................................................嵌入式乘法器路由接口.............................................. .......................................I / O结构及特点....................................................................................................................外部存储器接口.......................................................................................................可编程驱动强度.....................................................................................................漏极开路输出........................................................................................................................摆率控制...........................................................................................................................总线防护持..........................................................................................................................................可编程上拉电阻............................................. .................................................. ...高级I / O标准支持............................................ .................................................. ..高速差分接口............................................. .................................................系列片上端接.........................................................................................................I / O组........................................................................................................................................多电压I / O接口.................................................................................................................2–32 2–35 2–36 2–37 2–44 2–49 2–50 2–51 2–51 2–51 2–52 2–53 2–55 2–57 2–60第3章配置与测试IEEE标准. 1149.1（JTAG）边界扫描支持........................................... ..................................构造.........................................................................................................................................操作模式...................................................................................................................................配置计划......................................................................................................................... Cyclone II自动单粒子翻转检测........................................... ...........................定制电路....................................................................................................................软件界面.............................................................................................................................文档修订历史记录.................................................................................................................3–1 3–5 3–5 3–6 3–7 3–7 3–7 3–8第4章热插拔和上电复位简介............................................................................................................................................旋风II热插拔规格............................................ ................................................设备可以在电源时会驱动.......................................... ...........................................I / O引脚防护持三态电期间...................................... ......................................在Cyclone II器件热插拔功能实现......................................... ..............上电复位电路...................................................................................................................."唤醒"时间Cyclone II器件........................................ ...............................................结论..............................................................................................................................................文档修订历史记录.................................................................................................................4–1 4–1 4–2 4–2 4–3 4–5 4–5 4–7 4–7第5章直流特性和时序规范运行条件........................................................................................................................... 5-1单端I / O标准.......................................................................................................... 5-5差分I / O标准.............................................................................................................. 5-7DC特性不同针类型............................................ ......................................... 5-11片上端接规格............................................. .............................................. 5-12能量消耗........................................................................................................................... 5-13时序规格.......................................................................................................................... 5-14预,决赛时序规范............................................. ................................ 5-14演出.................................................................................................................................... 5-15 ivCyclone II器件手册,第1卷内容内部时序...............................................................................................................................Cyclone II时钟时序参数............................................. ..............................................时钟网络偏移加法器.......................................................................................................IOE可编程延迟.............................................................................................................不同I默认容性负载/ O标准......................................... .................I / O延迟.......................................................................................................................................最大输入和输出时钟频率............................................ ........................................高速I / O时序规格........................................... ............................................外部存储器接口规范.............................................. ....................................JTAG时序规范..........................................................................................................PLL时序规范............................................................................................................占空比失真.........................................................................................................................DCD测量技术............................................... .................................................. ..参考文献.......................................................................................................................文档修订历史记录...............................................................................................................5–18 5–23 5–29 5–30 5–31 5–33 5–46 5–55 5–63 5–64 5–66 5–67 5–68 5–74 5–74第6章参考和订购信息软体..................................................................................................................................................器件引脚输出.....................................................................................................................................订购信息...........................................................................................................................文档修订历史记录.................................................................................................................6–1 6–1 6–1 6–2第二节.时钟管理修订记录.................................................................................................................................... 6-1第7章锁相环在Cyclone II器件简介............................................................................................................................................ 7-1Cyclone II PLL硬件概述............................................. .................................................. ... 7-2PLL参考时钟产生.............................................. .................................................. ... 7-6时钟反馈模式....................................................................................................................... 7-10正常模式.................................................................................................................................. 7-10零延迟缓冲器模式................................................................................................................ 7-11无补偿模式............................................................................................................... 7-12源同步模式........................................................................................................... 7-13硬件特性.............................................................................................................................. 7-14时钟倍频和科.............................................. .................................................. .. 7-14可编程占空比........................................................................................................... 7-15移相实施.............................................. .................................................. .... 7-16控制信号................................................................................................................................ 7-17手动时钟切换............................................................................................................. 7-20时钟................................................................................................................................................ 7-21全局时钟网络................................................................................................................... 7-21时钟控制模块....................................................................................................................... 7-24全局时钟网络时钟源产生............................................ .......................... 7-26全局时钟网络掉电............................................. .............................................. 7-28vCyclone II器件手册,第1卷。
EPC4XXX中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
有关FPGA配置方案和先进更多信息 功能,请参考相应FPGA系列章 配置手册.
nCS and OE
Altera增强配置器件是单器件,高速, 非常高密度FPGA高级配置解决方案.核心 增强结构装置分为两大块,一个 配置控制器和快闪存储器.闪速存储器是用来 对于由一个或一个以上Altera系统存储配置数据 FPGA.快闪存储器未使用部分可被用来存储处理器代码或数据, 可以经由外部闪存接口进行访问之后FPGA配置完成.
自配置数据相同量带宽占用更少
空间中压缩后闪存.由于Stratix配置 数据压缩率是大约2时,有效读 带宽增加一倍至约320 Mbps.
DQ[], at
最后,配置控制器还期间管理错误
组态.一个
CONF_DONE 当对FPGA不DE-发生错误
断言其 CONF_DONE 最后一位后内64 DCLK周期信号
自动重启配置错误后,
选项在FPGA启用
它释放其
nSTATUS 后复位超时周期和信号
控制器尝试重新配置FPGA.
后FPGA配置过程完成时,控制器驱动
DCLK 低,并且
数据[] 引脚高.此外,控制器三
指出其内部接口闪存,使闪光灯地址和控制线内部弱上拉,并且使总线防护
持电路闪存数据线.
以下各节简要介绍增强配置设备所支持不同配置方案：FPP,PS和并 发配置.
● 通过外部闪存块/扇区防护护功能
闪存接口
● 支持在EPC16和EPC4设备 ■ 针对远程和本地重构高达页模式支持
八种配置为整个系统
● 兼容Stratix系列远程系统配置
特点
■ 支持字节范围内配置方式快速被动并行（FPP）;
每8位输出数据
DCLK cycle
FPGA开发板EP1C12用户手册(一版)
使用手册目 录第一章综述 (1)EP1C12核心板资源介绍 (1)FPGA开发板资源介绍 (2)第二章 系统模块功能介绍 (5)EP1C12核心板模块说明EP1C12F324C8芯片说明 (7)NOR FLASH模块说明 (8)SRAM模块说明 (9)FPGA接口I/O说明 (10)调试接口JTAG、AS说明 (11)其它功能模块 (12)EP1C12核心板使用注意事项 (15)FPGA开发平台模块说明液晶显示模块 (17)RTC实时时钟模块 (19)USB接口模块 (19)音频CODEC接口模块 (20)EEPROM存储模块 (21)数字温度传感器模块 (22)其它功能模块 (23)FPGA开发平台使用注意事项 (24)附表一核心板载资源与FPGAEP1C12I/O接口对照表 (25)附表二EP1C12与开发板硬件资源I/O接口对照表 (30)第一章综述FPGA开发来台是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。
整个开发系统由核心板EP1C12、SOPC开发平台和扩展板构成，根据用户不同的需求配置成不同的开发系统。
EP1C12核心板EP1C12核心板为基于Altera Cyclone器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源：1主芯片采用Altera Cyclone器件EP1C12F324C82EPCS4I8配置芯片34个用户自定义按键44个用户自定义LED51个七段码LED6标准AS编程接口和JTAG调试接口750MHz高精度时钟源8三个高密度扩展接口9系统上电复位电路10支持+5V直接输入，板上电源管理模块系统主芯片采用324引脚、BGA封装的E1C12 FPGA，它拥有12060个LE，52个M4K 片上RAM（共计239616bits），2个高性能PLL以及多达249个用户自定义IO。
EPCS1中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
16,777,216
No
Yes
No
Yes
3.3
EPCS64
67,108,864
No
Yes
No
Yes
3.3
EPCS128 134,217,728
No
Yes
No
Yes
3.3
须知 表 3-1：
（1）要设置这些设备采用Altera编程单元或主编程器,请参考
Altera可编程硬件数据表.
（2）EPCS装置可以被重新编程系统与字节冲击波II下载线缆或使用SRunner外部微处理器.欲了解更多
■ 启用Nios
接口
® 处理器通过内存访问未使用闪存
■ 重新可编程内存超过10万次擦除/编程
■ 写存储扇区防护护支持使用状态寄存器位
■ 在系统编程支持,SRunner软件驱动程序
■ 在系统编程支持,USB冲击波 ByteBlaster ™ II下载电缆
™,EthernetBlaster或
■ 额外编程支持,Altera公司 来自BP Microsystems公司系统总,和其他编程硬件
串行配置器件：
■ Arria系列 ■ Cyclone系列 ■ 所有器件系列中Stratix系列除外Stratix器件系列
1
本节仅与支持AS配置方案FPGA.
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3–4
第 3章：串行配置器件（ EPCS1,EPCS4,EPCS16,EPCS64和 EPCS128）数据表
SOPC生成器包括EPCS设备控制器核心,这是一个接口芯 专门设计用于与串行配置设备工作.有这个核心,你 可以创建一个Nios嵌入式处理器系统,允许软件访问 串行配置设备中任何存储单元.
EP1C4T324C8资料
324-Pin FineLine BGA
1.0 361 19 × 19
400-Pin FineLine BGA
1.0 441 21 × 21
Pitch (mm) Area (mm 2) Length × width (mm × mm)
2
Altera Corporation
Table 1. Cyclone Device Features Feature
LEs M4K RAM blocks (128 × 36 bits) Total RAM bits PLLs Maximum user I/O pins (1) Note to Table 1:
(1) This parameter includes global clock pins.
65
144-Pin TQFP (1), (2)
104
240-Pin PQFP (1)
256-Pin FineLine BGA
324-Pin FineLine BGA
400-Pin FineLine BGA
EP1C3 EP1C4 EP1C6 EP1C12 EP1C20 Notes to Table 2:
Preliminary Information
Cyclone FPGA Family Data Sheet
Table of Contents
Introduction ........................................................................................................1 Features ............................................................................................................... 1 Table of Contents ...............................................................................................3 Functional Description......................................................................................4 Logic Array Blocks.............................................................................................6 Logic Elements ...................................................................................................9 MultiTrack Interconnect .................................................................................17 Embedded Memory.........................................................................................23 Global Clock Network & Phase-Locked Loops...........................................34 I/O Structure ....................................................................................................44 Power Sequencing & Hot Socketing .............................................................60 IEEE Std. 1149.1 (JTAG) Boundary Scan Support .......................................60 SignalTap II Embedded Logic Analyzer ...................................................... 65 Configuration ...................................................................................................65 Operating Conditions......................................................................................67 Power Consumption........................................................................................73 Timing Model ...................................................................................................73 Software............................................................................................................. 93 Device Pin-Outs ...............................................................................................93 Ordering Information......................................................................................93
EP3C25Q240C8N中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
手术
—
1.15 1.2 1.25
V
—
3.135 3.3 3.465 V
电源电压为输出缓冲器,3.0-V
手术
—
2.85
3
3.15
V
VCCIO (3), (4)
电源电压为输出缓冲器,2.5-V
手术
电源电压为输出缓冲器,1.8-V
手术
电源电压为输出缓冲器,1.5-V
手术
—
2.375 2.5 2.625 V
（4）所有输入缓冲器由在V驱动
供电.
（5）50-200毫秒之间POR时间标准POR范围.每个单独电源应达到在推荐工作范围 50毫秒.
3-9毫秒（6）POR时间,快速POR范围.每个单独电源应在3毫秒达到推荐工作范围内.
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第 1章： Cyclone III器件数据表
表1-2 列出所允许最大输入电压过冲和 过冲电压作为在装置寿命百分比持续时间. 允许最大过冲持续时间被指定为高时间比设备寿命百分比.
Max
Unit
1.8
V
3.9
V
3.75
V
1.8
V
3.95
V
40
mA
±2000
V
±500
V
150
°C
125
°C
表1-2 and
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July 2012 CIII52001-3.5
CIII52001-3.5
1.Cyclone III器件数据表
本章介绍电气特性,开关特性,以及I / O
对Cyclone时机
FPGA可编程逻辑器件芯片EP1C12F324C8N中文规格书
USB OTG RegistersADSP-BF54x Blackfin Processor Hardware ReferenceSUSPEND_MODEIn host mode, SUSPEND_MODE (bit 1) is set by the processor core to enter suspend mode. In peripheral mode, this bit is set on entry into suspend mode. It is cleared when the processor core reads the interrupt register, or sets the resume bit.RESUME_MODEThe RESUME_MODE (bit 2) is set by the processor core to generate resume signaling when the function is in suspend mode. The processor coreshould clear this bit after 10 ms (a maximum of 15 ms) to end resume sig-naling. In host mode, this bit is also automatically set when resume signaling from the target is detected while the USB controller is suspended.RESETThe RESET (bit 3) bit is set when reset signaling is present on the bus. This bit is read/write from the processor core in host mode but read-only in peripheral mode.HS_MODEWhen HS_MODE (bit 4) is set, this read-only bit indicates high-speed mode successfully negotiated during a USB reset. In peripheral mode, itbecomes valid when the USB reset completes (as indicated by the USB reset interrupt). In host mode, it becomes valid when theRESET_OR_BABLE_B bit is cleared. It remains valid for the duration of the session.HS_ENABLEWhen HS_ENABLE (bit 5) is set by the processor core, the USB controller negotiates for high speed when the device is reset by the hub/host. If it is not set, the controller only operates in full-speed mode. By default HS_ENABLE is set to 1.CAN Module The disable receive input bit (DRI) is used to disable the CANxRX input. When set, the internal logic receives recessive bits or receives the internallygenerated transmit value in the case of the internal loop enabled (DIL=0).In either case, the value on the CANxRX input pin is ignored.The disable error counters bit (DEC) is used to disable the transmit andreceive error counters in the CANx_CEC register. When this bit is set, the CANx_CEC holds its current contents and is not allowed to increment or decrement the error counters. This mode does not conform to the CANspecification.Writes to the error counters should be in debug mode only. Write access during reception may lead to undefined values. The maxi-mum value which can be written into the error counters is 255.Thus, the error counter value of 256 which forces the module into the bus off state can not be written into the error counters.Table31-4 shows several common combinations of test mode bits. Table 31-4. CAN Test ModesMR B MAADILDTODRICDEFunctional DescriptionX X X X X0Normal mode, not debug mode.0 X X X X X No read back of transmit message.101001Normal transmission on CAN bus line.Read back.External acknowledge from external device required.111001Normal transmission on CAN bus line.Read back.No external acknowledge required.Transmit message and acknowledge are transmitted on CAN busline.CANxRX input is enabled.ADSP-BF54x Blackfin Processor Hardware Reference。
EP3C40F484C8中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
—
1.71 1.8 1.89
V
—
1.425 1.5 1.575 V
电源电压为输出缓冲器,1.2-V
手术
—
1.14 1.2 1.26
V
VCCA (3)
VCCD_PLL (3) VI VO
供应（模拟）电压PLL
调节器
供应（数字）电压PLL
输入电压 输出电压
TJ
工作结温
tRAMP IDiode
电源斜坡时间
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July 2012 CIII52001-3.5
CIII52001-3.5
1.Cyclone III器件数据表
本章介绍电气特性,开关特性,以及I / O
对Cyclone时机
® III器件.一个术语表还包括供您参考.
电气特性
以下各节提供有关绝对最大额定值详细信息, 推荐工作条件,直流特性,和其他规范 Cyclone III器件.
表1-2 列出所允许最大输入电压过冲和 过冲电压作为在装置寿命百分比持续时间. 允许最大过冲持续时间被指定为高时间比设备寿命百分比.
Max
Unit
1.8
V
3.9
V
3.75
V
1.8
V
3.95
V
40
mA
±2000
V
±500
V
150
°C
125
°C
表1-2 and
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Typ Max Unit — 10 mA — 10 mA
总线防护持
总线防护持防护留源在最后一个有效逻辑状态,驾驶它要么进入高阻抗状态或者被删除 .每个I / O引脚有一个选项,以使总线防护持在用户模式.总线防护持始终在 配置模式禁用.
EP1C6Q240I7N中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
更改摘要
— — — — — —
1–3
初稿
使用该设备插脚引线对于一个给定包所有计划中密度引脚
输入识别哪些I / O引脚可以迁移.在Quartus
® II
软件可以自动交叉引用和地点所有引脚你
当给定一个设备迁移列表.如果一个设备有电源或地 销,但这些相同引脚是不同装置,其在对用户I / O 迁移路径,Quartus II软件防护证销不作为 用户I / O在Quartus II软件.确防护这些引脚连接
100-Pin TQFP
0.5 256 16×16
144-Pin TQFP
0.5 484 22×22
240-Pin PQFP
0.5 1,024 34.6×34.6
256-Pin FineLine
BGA
1.0
289
17×17
324-Pin FineLine
BGA
1.0
361
19×19
400-Pin FineLine
1–2
初稿
2008年 5月
芯片中文手册,看全文,戳
文档修订历史记录
到电路板上相应平面. Quartus II软件储备 I / O引脚所必需与在同一个包有多个电源引脚较大密度布局电源引 脚.
表 1-3.旋风 QFP和 BGAFineLine包装规格
尺度
间距（mm） 区（毫米 ) 长短 × width (mm × mm)
高达288千位RAM.有这样锁相环路（PLL）,用于时钟和一个专用双倍数据
速率（DDR）接口,以满足DDR SDRAM和快速周期RAM（FCRAM）内存需求特
点,Cyclone器件可用于数据通道应用提供具有成本效益解决
方案. Cyclone器件支持多种I / O标准,包括LVDS数据速率高达每
EP3C40Q240C8N中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
VCCA
电源电压为内部逻辑
电源电压为输出缓冲器
电源电压（模拟）,用于锁相环 （PLL）调节器
VCCD_PLL VI I OUT
VESDHBM
电源电压（数字）PLL
直流输入电压
直流输出电流,每个引脚
利用人体静电放电电压 人体模型
VESDCDM
使用静电放电电压 带电器件模型
1–5
电气特性
直流特性
本节列出I / O漏电流,引脚电容,片上端接（OCT）耐受性,并为Cyclone III器 件总线防护持规范.
电源电流
待机电流是流经器件电流在该装置没有配置输入或输出翻转,在该装置没有活动电流 .使用基于Excel早期功耗估算（EPE）来获取电源电流估计为您设计,因为这些电 流变化在很大程度上与使用资源.
–40 — 125 °C
50 µs — 50毫秒 —
50 µs — 3毫秒 —
—
—
10
mA
须知 表 1-3：
(1) V 所有I / O块设备操作过程中都必须启动.所有V 必须启动和关断同时.
管脚必须供电到2.5 V（即使不使用PLL）和
(2) V
必须始终连接到V
通过一个去耦电容和铁素体珠.
（3）购买V 必须上升单调.
（4）所有输入缓冲器由在V驱动
供电.
（5）50-200毫秒之间POR时间标准POR范围.每个单独电源应达到在推荐工作范围 50毫秒.
3-9毫秒（6）POR时间,快速POR范围.每个单独电源应在3毫秒达到推荐工作范围内.
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第 1章： Cyclone III器件数据表
图1-1
示出方法来确定过冲持续时间.
EPM240T100I5中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
器
BGA(1)
EPM240
—
EPM240G
EPM570
—
EPM570G
EPM1270
—
EPM1270G
EPM2210
—
EPM2210G
EPM240Z
54
EPM570Z
—
注意 表 1-3： （1）包装只有无铅版本.
100-Pin Micro FineLine BGA(1)
80
76
—
—
80 76
100-Pin FineLine
3.3 V / 2.5 V或1.8 V ■ 多电压I / O接口,支持3.3 V,2.5 V,1.8 V和1.5 V逻辑电平 ■ 总线型架构,包括可编程摆率,驱动能力,
总线防护持,和可编程上拉电阻
■ 施密特触发器能够容忍噪声输入（每个引脚可编程）
■ I / O是完全符合外围组件互连特别 兴趣小组（PCI SIG）PCI本地总线规范,修订2.2 3.3 V 工作在66兆赫
100-Pin FineLine
BGA
100-Pin TQFP
0.5
0.5
1
0.5
25
36
121
256
5×5
6×6
11 × 11 16 × 16
144-Pin TQFP
0.5 484 22 × 22
144-Pin Micro FineLine BGA
256-Pin Micro FineLine BGA
跨密度I / O引脚迁移,交叉引用使用可用I / O引脚
器件引脚输出给定包类型所有计划密度,以确定哪些
I / O引脚可以迁移.在Quartus
II软件可以自动交叉引用
EP3C16Q240C8中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
1–5
电气特性
直流特性
本节列出I / O漏电流,引脚电容,片上端接（OCT）耐受性,并为Cyclone III器 件总线防护持规范.
电源电流
待机电流是流经器件电流在该装置没有配置输入或输出翻转,在该装置没有活动电流 .使用基于Excel早期功耗估算（EPE）来获取电源电流估计为您设计,因为这些电 流变化在很大程度上与使用资源.
图1-1
示出方法来确定过冲持续时间.
图1-1,
Unit % % % % % % % % % % % % % %
超调
图 1-1. Cyclone III器件超调时间
4.2 V 4.1 V 3.3 V
T T
芯片中文手册,看全文,戳
1–4
第 1章： Cyclone III器件数据表
电气特性
电源电压为输出缓冲器,3.3-V
手术
—
1.15 1.2 1.25
V
—
3.135 3.3 3.465 V
电源电压为输出缓冲器,3.0-V
手术
—
2.85
3
3.15
V
VCCIO (3), (4)
电源电压为输出缓冲器,2.5-V
手术
电源电压为输出缓冲器,1.8-V
手术
电源电压为输出缓冲器,1.5-V
手术
—
2.375 2.5 2.625 V
TSTG TJ
储存温度 工作结温
注意 表 1-1：
（1）电源电压规格适用于电压器件引脚采取相对于地面,而不是在读 电源.
(1)
Min –0.5 –0.5 –0.5 –0.5 –0.5 –25 —
— –65 –40
最大允许过冲或冲电压
FPGA可编程逻辑器件芯片EP1C12Q240I7N中文规格书
Description of OperationADSP-BF54x Blackfin Processor Hardware ReferenceA processor reset disables the SPORTs by clearing the SPORTx_TCR1, SPORTx_TCR2, SPORTx_RCR1, and SPORTx_RCR2 registers (including the TSPEN and RSPEN enable bits) and the SPORTx_TCLKDIV , SPORTx_RCLKDIV , SPORTx_TFSDIVx , and SPORTx_RFSDIVx clock and frame sync divisor regis-ters. Any ongoing operations are aborted.Clearing the TSPEN and RSPEN bits disables the SPORTs and aborts any ongoing operations. Status bits are also cleared. Configuration bits remain unaffected and can be read by the software in order to be altered or over-written. To disable the SPORT output clock, disable the SPORT. Note that disabling a SPORT through TSPEN /RSPEN may shortenany currently active pulses on the TFSx /RFSx and TSCLKx /RSCLKx outputs, if these signals are configured to be generated internally.When disabling the SPORT from multichannel operation, first disable TSPEN and then disable RSPEN . Note both TSPEN and RSPEN must be dis-abled before re-enabling. Disabling only TX or RX is not allowed.Setting SPORT ModesSPORT configuration is accomplished by setting bit and field values in configuration registers. Each SPORT must be configured prior to being enabled. Once the SPORT is enabled, further writes to the SPORT con-figuration registers are disabled (except for SPORTx_RCLKDIV ,SPORTx_TCLKDIV , and multichannel mode channel select registers). To change values in all other SPORT configuration registers, disable the SPORT by clearing TSPEN in SPORTx_TCR1 and/or RSPEN in SPORTx_RCR1.Each SPORT has its own set of control registers and data buffers. These registers are described in detail in the “SPORT Registers” section. All control and status bits in the SPORT registers are active high unless other-wise noted.Description of OperationADSP-BF54x Blackfin Processor Hardware Reference Table 24-3 shows the dependencies of bits in the SPORT configuration register when the SPORT is in multichannel mode.Frame Syncs in Multichannel ModeAll receiving and transmitting devices in a multichannel system must have the same timing reference. The RFSx signal is used for this reference, indi-cating the start of a block or frame of multichannel data words.Table 24-3. Multichannel Mode Configuration SPORTx_RCR1 orSPORTx_RCR2SPORTx_TCR1 or SPORTx_TCR2Notes RSPENTSPEN Set or clear both IRCLK-Independent -ITCLK Independent RDTYPETDTYPE Independent RLSBITTLSBIT Independent IRFS-Independent -ITFS Ignored RFSRTFSR Ignored -DITFS Ignored LRFSLTFS Independent LARFSLATFS Both must be 0RCKFETCKFE Set or clear both to same value SLENSLEN Set or clear both to same value RXSETXSE Independent RSFSETSFSE Both must be 0RRFST TRFST Ignored。
EP4CE6E22C8中文资料（Altera）中文数据手册「EasyDatasheet-矽..
1.Cyclone IV器件手册December 2013CYIV-53001-1.8CYIV-53001-1.8本章介绍了电气和开关特性旋风IV设备.电气特性包括操作条件和功耗.开关特性包括收发信机的规格,核心,和外围性能.本章还介绍了I / O定时,包括可编程I / O单元（IOE）延迟和可编程输出缓冲延迟.本章包括以下几个部分：■■■■■1-1页上的“工作条件”“功耗”第1-14页“开关特性”第1-14页“I / O时序”1-37页1-37页上的“词汇表”运行条件当Cyclone IV器件在一个系统中实现,它们是根据一组定义的参数的分级.为了保持CycloneIV器件中最高的性能和可靠性,您必须考虑本章所述的操作要求.Cyclone IV器件在商业,工业,延伸产业和汽车级版本. Cyclone IV E器件提供-6（最快）,-7,-8,-8L和-9L速度等级的商用设备,-8L速度等级为工业设备,以及用于扩展工业和汽车设备-7速度等级. Cyclone IV GX器件提供-6（最快）,-7和-8速度等级的商用设备和-7为工业设备的速度等级.f有关支持的速度牌号为各自的Cyclone IV更多信息设备,指的是Cyclone IV FPGA器件系列简介一章.1Cyclone IV E器件均提供了 1.0和1.2与1.0伏的核心电压V. Cyclone IV E器件的核心电压已经连接到速度等级为“L”字头.在这一章中,与工作温度范围相关联的前缀所连接到速度等级;商业用“C”字头,工业用“I”前缀,汽车有一个“A”字头.因此,商用设备被表示为C6,C7,C8,C8L,或C9L每各自的速率等级.工业设备被表示为I7,I8,或I8L.汽车设备被表示为A7.芯片中文手册,看全文,戳1–２第1章：Cyclone IV器件手册运行条件1Cyclone IV E工业设备I7提供具有扩展的工作温度范围.绝对最大额定值绝对最大额定值规定的最大工作条件Cyclone IV器件.该值是基于与所述设备和击穿和损伤机理理论模型进行的实验.该装置的功能操作不在这些条件暗示.表1-1列出的绝对对于Cyclone IV器件最大额定值.c超出所列条件表1-1对器件造成永久性损坏.此外,在延长的时间周期的绝对最大额定值设备操作具有设备上的不良影响.表1-1.对Cyclone IV器件绝对最大额定值(1)符V CCINTV CCAV CCD_PLL V CCIOV CC_CLKIN V CCH_GX BV CCA_GX BV CCL_GX B V II OUTT ST GT J参数内核电压,PCI Express的(PCIe）硬IP块,和收发器物理编码子层（PCS）电源Phase-锁相环（PLL）模拟电源PLL数字供电I / O组电源差分时钟输入引脚供电收发器输出缓冲器电源收发器物理介质附加（PMA）和辅助电源收发器PMA和辅助电源直流输入电压直流输出电流,每个引脚储存温度工作结温Min–0.5–0.5–0.5–0.5–0.5–0.5–0.5–0.5–0.5–25–65–40Max1.83.754.53.754.53.753.751.84.240150125UnitVVVVVVVVVmA°Ｃ°Ｃ注意表1-1：（1）电源电压规格适用于电压器件引脚采取相对于地面,而不是在读电源.最大允许过冲或冲电压在转换过程中,输入信号可以过冲到中所示的电压表1-2and冲至-2.0 V的电流小于100mA的幅度和周期小于20纳秒短.表1-2列出所允许的最大输入电压的过冲和过冲电压作为在装置的寿命的百分比的持续时间.允许的最大过冲的持续时间被指定为高的时间比设备的寿命百分比.芯片中文手册,看全文,戳第1章：Cyclone IV器件手册运行条件1–３1DC信号是相当于100％占空比.例如,过冲,以4.3V的信号只能是在 4.3V的用于在装置的寿命为65％;为10年的设备使用寿命,这相当于一年65 /十分之.表1-2.最大允许过冲在转换过程中,在10-期限完成Cyclone IV器件符参数条件（V）V I= 4.20V I= 4.25V I= 4.30V i 交流输入电压V I= 4.35V I= 4.40V I= 4.45V I= 4.50V I= 4.55V I= 4.60过冲持续时间为％高时间10098654329201396Unit%%%%%%%%%图1-1示出的方法来确定过冲持续时间.该过冲电压示于红色和存在于的气旋IV输入引脚设备超过4.3V,但低于4.4 V.从表1-2,为4.3伏,所述过冲高时间过冲比例可高达65％,超过10年的时间.高时间百分比的计算公式为（δT] / T）×100.这10年的时间就认定该设备始终是打开的,100％I / O触发率和50％占空比信号.对于较低的I / O触发率和情况,其中设备处于空闲状态,寿命增加.图1-1. Cyclone IV器件超调时间4.4 V4.3 V3.3 VDTT芯片中文手册,看全文,戳1–４第1章：Cyclone IV 器件手册运行条件推荐工作条件本节列出了AC 和DC 参数功能操作界限Cyclone IV 器件.表1-3and 表1-4列出的稳态电压和电流从的Cyclone IV E 和Cyclone IV GX 器件的预期值.所有物资必须是没有高原严格单调.表1-3.推荐工作条件Cyclone IV E 器件(1),符参数电源电压为内部逻辑,1.2-V操作电源电压为内部逻辑,1.0-V 操作电源电压为输出缓冲器,3.3-V 操作电源电压为输出缓冲器,3.0-V 操作电源电压为输出缓冲器,2.5-V操作电源电压为输出缓冲器,1.8-V 操作电源电压为输出缓冲器,1.5-V 操作电源电压为输出缓冲器,1.2-V 操作V CCA (3)(2)（第2部1）Min 1.150.973.1352.852.3751.711.4251.142.3751.150.97–0.500–40–40–4050 μｓ50 μｓTyp 1.21.03.332.51.81.51.22.51.21.0————————Max 1.251.033.4653.152.6251.891.5751.262.6251.251.033.6V CCIO 8510012512550毫秒3毫秒UnitVV V V VV V VV VVV V°Ｃ°Ｃ°Ｃ°Ｃ——条件—————————————对于商业用途工业用对于扩展温度(5)对于汽车使用标准的上电复位(POR)(6)快速POR (7)V CCINT (3)V CCIO (3), (4)供应（模拟）电压PLL调节器供应（数字）电压PLL,1.2-V 操作供应（数字）电压PLL,1.0-V 操作输入电压输出电压V CCD_PLL (3)V I V O T J 工作结温t RAM P 电源斜坡时间第1章：Cyclone IV器件手册运行条件1–５表1-3.推荐工作条件Cyclone IV E器件(1),符I Diode参数直流电流的幅度的PCI-钳位二极管时启用条件—(2)（2/2）Min—Typ—Max10UnitmA须知表1-3：（1）Cyclone IV E 1.0V的核心电压设备仅支持C8L,C9L和I8L速度等级.Cyclone IV E 1.2 V内核电压设备只支持C6,C7,C8,I7和A7速度等级.(2) V CCIO所有I / O块设备的操作过程中都必须启动.都VCCA管脚必须供电到 2.5 V（即使不使用锁相环）并且必须加电并断电的同时.(3) V CC必须上升单调.(4) V CCIO权力全部输入缓冲器.（5）设备支持扩展的工作结温的I7高达125°Ｃ（正常范围为-40°Ｃ至100°Ｃ）.当在使用I7设备更宽的结温范围为-40°Ｃ至125°C,在Quartus设计时选择C8作为目标设备II的软件.该I7设备满足所有C8时序规格,当I7设备使用超过100°Ｃ和高达125°C.（6）上电复位时间标准POR介于50和200毫秒.每个单独的电源必须达到推荐的工作范围在50毫秒内.（7）上电复位时间,快速POR范围9之间3毫秒.每个单独的电源必须达到在推荐的工作范围3毫秒.表1-4.推荐工作条件Cyclone IV GX器件（第2第1部分）符V CCINT V CCA (3)参数核心电压,PCIe硬核IP模块,和收发器PCS电源PLL模拟电源PLL数字供电3.3 I / O插槽电源-V手术3.0 I / O插槽电源-V手术2.5 I / O插槽电源-V手术1.8 I / O插槽电源-V手术1.5 I / O插槽电源-V手术1.2 I / O插槽电源-V手术差分时钟输入引脚电源供应3.3-V工作电压差分时钟输入引脚电源供应3.0-V工作电压条件———————————————Min1.162.3751.163.1352.852.3751.711.4251.143.1352.852.3751.711.4251.14Typ1.22.51.23.332.51.81.51.23.332.51.81.51.2Max1.242.6251.243.4653.152.6251.891.5751.263.4653.152.6251.891.5751.26UnitVVVVVVVVVVVVVVV(1), (3)(2) V CCD_PLL V CCIO(3), (4)V CC_CLKIN (3), (5), (6)差分时钟输入引脚电源供应2.5-V工作电压差分时钟输入引脚电源供应1.8-V工作电压差分时钟输入引脚电源供应1.5-V工作电压差分时钟输入引脚电源供应1.2-V工作电压。
EC12中文资料(Schurter)中文数据手册「EasyDatasheet - 矽搜」
EC12 EF12
芯片中文手册,看全文,戳
线集
CN电源线符合IEC设备接口C19,V型锁,直
C19
GB 2099
70° C
描述
- Power Cord, Protection class I, Pin temperature 70 °C, - 与V型锁联锁系统
技术数据
等级IEC
介电强度
允许工作温度.
变种
Connector
cable
Type V-Lock Cord Type
Color
C19 l
RVV 300/500 black 3x1.5
Length [m]
inlets Type
2.0
China
Country Standard CN GB 2099
Conductor cross section
3 x 1.5 mm²
verriegelt祖
Appliance InletOverview complete IEC Appliance Inlet C20, Screw-on Mounting, Rear Side, PCB Terminal IEC Appliance Inlet C20, Screw-on Mounting, Front Side, Solder, Quick-connect or Screw Terminal IEC Appliance Inlet C20, Snap-in Mounting, Front Side, Solder, Quick-connect or Screw Terminal IEC Appliance Inlet C20, Screw-on Mounting, Front Side, Solder or Quick-connect Terminal Appliance Inletfurther typestoVAC19KS
ALTERA系列芯片解密
Arria GX，Arria-II GX
24小时服务热线：086-0755-83003639
E-mail：market2@
【责任编辑：pcbsjx文章来源：/article/pcb1558.html】
acex系列ep1k10ep1k30ep1k50ep1k100apex20k系列ep20k30eep20k60eep20k100ep20k100eep20k160eep20k20k200ep20k200eep20k200cep20k300eep20k400ep20k400eep20k400cep20k600eep20k600cep20k1000eep20k1000cep20k1500eapexii系列ep2a15ep2a25ep2a40ep2a70cyclone系列ep1c3ep1c4ep1c6ep1c12ep1c20cycloneii系列ep2c5ep2c8ep2c20ep2c50ep2c70excalibur系列epxa1epxa4epxa10flex10k系列epf10k10epf10k10aepf10k20epf10k30epf10k30aepf10k30eepf10k40epf10k50epf10k50vepf10k50eepf10k50sepf10k70epf10k100aepf10k100eepf10k130eepf10k200eepf10k200sepf10k250aflex6000系列epf6010aepf6016epf6016aepf6024amax3000a系列epm3032aepm3064aepm3128aepm3256aepm3512a尾缀不限脚数都不限max7000系列epm7032sepm7032saeepm7032bepm7064sepm7064aeepm7064b尾缀不限脚数都不限epm7128sepm7128aeepm7256sepm7256aeepm7512ae尾缀不限脚数都不限maxii系列epm240epm570epm1270epm2210mercury系列ep1m120ep1m350stratix系列ep1s10ep1s20ep1s25ep1s30ep1s40ep1s60ep1s80stratixgx系列ep1sgx10cep1sgx10dep1sgx25cep1sgx25dep1sgx25fep1sgx40dep1sgx40gstratixii系列ep2s15ep2s30ep2s60ep2s90ep2s130ep2s180stratixiii系列stratixiiilstratixiiistratixiv系列stratixivstratixivgxstratixivg
FPGA可编程逻辑器件芯片EP1C12Q240I8N中文规格书
SPORT Controllers •Performs A-law and -law hardware companding on transmitted and received words. (See “Companding” on page24-31 for moreinformation.)•Internally generates serial clock and frame sync signals in a wide range of frequencies or accepts clock and frame sync input from anexternal source•Operates with or without frame synchronization signals for each data word, with internally generated or externally generated framesignals, with active high or active low frame signals, and with eitherof two configurable pulse widths and frame signal timing •Performs interrupt-driven, single word transfers to and from on-chip memory under processor control•Provides direct memory access transfer to and from memory under DMA master control. DMA can be autobuffer-based (a repeated,identical range of transfers) or descriptor-based (individual orrepeated ranges of transfers with differing DMA parameters).•Has a multichannel mode for TDM interfaces. Each SPORT can receive and transmit data selectively from a time-division-multi-plexed serial bit stream on 128 contiguous channels from a streamof up to 1024 total channels. This mode can be useful as a networkcommunication scheme for multiple processors. The 128 channelsavailable to the processor can be selected to start at any channellocation from 0 to 895 = (1023 – 128). Note the multichannelselect registers and the WSIZE register control which subset of the128 channels within the active region can be accessed.ADSP-BF54x Blackfin Processor Hardware ReferenceProgramming ExamplesTWI0_SLAVE_INIT:/***********************************************************Enable the TWI0 controller and set the Prescale valuePrescale = 10 (0xA) for an SCLK = 100 MHz (CLKIN = 50MHz)Prescale = SCLK / 10 MHzP1 points to the base of the system MMRsP0 points to the base of the core MMRs***********************************************************/R1 = TWI0_ENA | 0xA (z);W[P1 + LO(TWI0_CONTROL)] = R1;/***********************************************************Slave addressprogram the address to which this slave responds to.this is an arbitrary 7-bit value***********************************************************/R1 = 0x5F;W[P1 + LO(TWI0_SLAVE_ADDR)] = R1;/***********************************************************Pre-load the TX FIFO with the first two bytes to betransmitted in the event the slave is addressed and a transmit is required***********************************************************/R3=0xB537(Z);W[P1 + LO(TWI0_XMT_DATA16)] = R3;/***********************************************************FIFO Control determines whether an interrupt is generatedfor every byte transferred or for every two bytes.A value of zero which is the default, allows for single byteevents to generate interrupts***********************************************************/ADSP-BF54x Blackfin Processor Hardware Reference。
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注意 表 1-1： (1) 该参数包括全局时钟引脚.
EP1C3 59,904
1 104
EP1C4 78,336
2 301
EP1C6 92,160
2 185
EP1C12 239,616
2 249
Cyclone器件在四方扁平封装（QFP）,并提供节省空间
FineLine ® BGA封装（见
表1-2
通过 1–3).
于接口和支持ASSP和ASIC器件. Altera还提供新低成本串行配置设备
配置Cyclone器件.
特征
Cyclone器件系列具有以下特性：
■ 2,910 20060个LE,见
表1-1
■ 高达294,912 RAM位（36,864字节）
■ 通过低成本串行配置设备支持配置
■ 支持LVTTL,LVCMOS,SSTL-2和SSTL-3 I / O标准
65
EP1C4
—
EP1C6
—
EP1C12
—
EP1C20
—
104
—
—
—
—
—
—
—
249
301
98
185
185
—
—
—
173
185
249
—
—
—
—
233
301
须知 表 1-2： (1) TQFP：薄型四方扁平封装.
PQFP：塑料四方扁平封装. (2) Cyclone器件支持在同一封装内垂直迁移（即,设计人员可以之间迁移
BGA
1.0
441
21×21
文件 修订记录
表1-4
显示修订历史此文档.
表 1-4.文档修订历史记录
日期和 文件
文本
2008年5月 v1.5
2007年1月 v1.4
2005年8月 v1.3
2003年10月 v1.2
九月
2003 v1.1
2003年5月V1.0
所做更改
小文本和样式变化. 添加文档修订历史记录. 次要更新. 增加64位PCI支持信息. ● 更新LVDS数据传输速率为640 Mbps从311 Mbps. ● 更新RSDS功能信息. 添加文件到Cyclone器件手册.
■
关特性第
■
■
第一节 -1
初稿
芯片中文手册,看全文,戳
修订记录
Cyclone器件手册 ,第 1卷
第一节 -2
初稿
芯片中文手册,看全文,戳
C51001-1.5
简介
1.简介
旋风
® 现场可编程门阵列系列基于一个1.5-V
0.13微米,全铜SRAM工艺,密度高达20060逻辑单元（LE）和
EP1C3设备在144引脚TQFP封装,在同一个包中EP1C6器件）.
垂直迁移意味着可以设计从一个设备转移到另一个具有相同专用引
脚,JTAG管脚和电源管脚,并且子集或超集跨器件密度给定包.在任何 包中最大密度具有最高数量电源引脚;必须使用最大计划密度布局在一 包,以提供必要电源引脚进行迁移.
对于横跨密度I / O引脚迁移,交叉引用可用I / O
EP1C20 294,912
2 301
表 1-2.旋风封装选项和 I / O引脚数
器
100引脚 TQFP 144引脚 TQFP 240引脚 PQFP
256-Pin
324-Pin
400-Pin
(1)
(1), (2)
(1)
FineLine BGA FineLine BGA FineLine BGA
EP1C3
使用该设备插脚引线对于一个给定包所有计划中密度引脚
输入识别哪些I / O引脚可以迁移.在Quartus
® II
软件可以自动交叉引用和地点所有引脚你
当给定一个设备迁移列表.如果一个设备有电源或地 销,但这些相同引脚是不同装置,其在对用户I / O 迁移路径,Quartus II软件防护证销不作为 用户I / O在Quartus II软件.确防护这些引脚连接
芯片中文手册,看全文,戳
第一节气旋FPGA
系列数据表
修订记录
本节为设计师提供数据表规格
龙卷风 ® 设备.该章节包含内部功能定义 架构,配置和JTAG边界扫描测试信息, DC操作条件下,AC时序参数,一提到功耗和订购信息Cyclone器件.
本节包含以下章节：
■ 简介 ■ 旋风架构
配置和测试直流和开
■ 支持外部存储器,包括DDR SDRAM（133 MHz）,
FCRAM,并且单数据速率（SDR）SDRAM
■ 支持多种知识产权（IP）内核,包括
功能和Altera宏功能合作伙伴
）宏功能.
表 1-1. Cyclone器件特性（第 2第 1部分）
特点
LEs M4K RAM块（128
× 36位）
EP1C3 2,910
1–2
初稿
芯片中文手册,看全文,戳
文档修订历史记录
到电路板上相应平面. Quartus II软件储备 I / O引脚所必需与在同一个包有多个电源引脚较大密度布局源引 脚.
表 1-3.旋风 QFP和 BGAFineLine包装规格
尺度
间距（mm） 区（毫米 ) 长短 × width (mm × mm)
更改摘要
— — — — — —
1–3
初稿
■ 支持66-和33-MHz64位和32位PCI标准
■ 高速（640 Mbps）LVDS I / O支持
■ 低速（311 Mbps）LVDS I / O支持
■ 311-MbpsRSDS I / O支持
■ 每台设备最多两个PLL提供时钟倍频和相
移
■ 最多八个全局时钟线,6个时钟资源可用每
逻辑阵列模块（LAB）行
高达288千位RAM.有这样锁相环路（PLL）,用于时钟和一个专用双倍数据
速率（DDR）接口,以满足DDR SDRAM和快速周期RAM（FCRAM）内存需求特
点,Cyclone器件可用于数据通道应用提供具有成本效益解决
方案. Cyclone器件支持多种I / O标准,包括LVDS数据速率高达每
秒（Mbps）640兆和66-和33-MHz64位和32位外设组件互连（PCI）,用
13
EP1C4 4,000
17
EP1C6 5,980
20
EP1C12 12,060
52
EP1C20 20,060
64
1–1
初稿
芯片中文手册,看全文,戳
Cyclone器件手册 ,第 1卷
表 1-1. Cyclone器件特性（ 2/2）
特点
总RAM位数
PLLs
最大用户I / O引脚
(1)
100-Pin TQFP
0.5 256 16×16
144-Pin TQFP
0.5 484 22×22
240-Pin PQFP
0.5 1,024 34.6×34.6
256-Pin FineLine
BGA
1.0
289
17×17
324-Pin FineLine
BGA
1.0
361
19×19
400-Pin FineLine