32位移位寄存器

实验四
一、实验名称
32位并进/并出移位寄存器设计
二、实验原理
用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。

三、实验步骤
1、建立一个工程项目，设置路径，项目名和顶层实体名一致；
2、设计一个8位移位寄存器电路；
3、设计一个8位锁存器电路；
4、运用元件调用声明语句和元件例化语句完成顶层设计。

四、实验程序
1、八位移位寄存器程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY jicun IS
PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入
MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出
CN : OUT STD_LOGIC); --- 进位输出
END jicun;
ARCHITECTURE behav OF jicun IS
SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL CY : STD_LOGIC;
BEGIN
PROCESS(CLK,CO,MD)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
CASE MD IS
WHEN "001"=> REG(0)<=CO; ---带进位循环左移
REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7);
WHEN "010" => REG(0)<=REG(7); ---自循环左移
REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);
WHEN "011"=>REG(7)<=REG(0); ---自循环右移
REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);
WHEN "100" =>REG(7)<=CO; ---带进位循环右移
REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0);
WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数 WHEN OTHERS=>REG<=REG;CY<=CY;--保持
END CASE;
END IF;
END PROCESS;
QB(7 DOWNTO 0)<=REG(7 DOWNTO 0);CN<=CY;
END behav;
2、锁存器程序
library ieee ;
use ieee.std_logic_1164.all ;
entity suocun is
port(d : in std_logic_vector(7 downto 0) ;
q: out std_logic_vector(7 downto 0);
clk : in std_logic );
end suocun ;
architecture one of suocun is
signal q1: std_logic_vector(7 downto 0);
begin
process(clk,q1)
begin
if clk'event and clk='1'
then
q1<=d;
end if;
end process;
q<=q1;
end one;
3、顶层设计程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY jicun32 IS
PORT ( clk0,co: IN STD_LOGIC; --时钟和进位输入
md : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字
db : IN STD_LOGIC_VECTOR(31 DOWNTO 0); -- 待加载移位的数据
qb : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); --移位数据输出 cn : OUT STD_LOGIC); --- 进位输出
END jicun32;
ARCHITECTURE one OF jicun32 IS
COMPONENT jicun
PORT ( CLK,CO: IN STD_LOGIC;
MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
CN : OUT STD_LOGIC);
END COMPONENT;
COMPONENT suocun
port(d : in std_logic_vector(7 downto 0) ;
q: out std_logic_vector(7 downto 0);
clk : in std_logic );
END COMPONENT;
SIGNAL e,f,g,h : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL l,m,n : STD_LOGIC;
BEGIN
u1: suocun PORT MAP(d=>db(7 DOWNTO 0),q=>e,clk=>clk0);
u2: jicun PORT MAP (D=>e,QB=>qb(7 DOWNTO 0),
CLK=>clk0,CO=>co,CN=>l,MD=>md);
u3: suocun PORT MAP(d=>db(15 DOWNTO 8),q=>f,clk=>clk0); u4: jicun PORT MAP(D=>f,QB=>qb(15 DOWNTO 8),
CLK=>clk0,CO=>l,CN=>m,MD=>md);
u5: suocun PORT MAP(d=>db(23 DOWNTO 16),q=>g,clk=>clk0); u6: jicun PORT MAP(D=>g,QB=>qb(23 DOWNTO 16),
CLK=>clk0,CO=>m,CN=>n,MD=>md);
u7: suocun PORT MAP(d=>db(31 DOWNTO 24),q=>h,clk=>clk0); u8: jicun PORT MAP(D=>h,QB=>qb(31 DOWNTO 24),
CLK=>clk0,CO=>n,CN=>cn,MD=>md);
END ARCHITECTURE one;
五、仿真结果
1、锁存器仿真
2、八位寄存器仿真
3、顶层设计仿真
4、32位并进并出移位寄存器RTL图。