带复位的准静态D触发器

带复位的准静态D触发器
一、引言
触发器是构成时序逻辑电路的基本逻辑部件，它有两个稳定的状态：0状态和1状态；在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。

因此，触发器可以作为二进制存储单元使用。

按功能分类可分为ＲＳ触发器、ＪＫ触发器、D触发器、施密特触发器等等。

触发器可用来储存一位的数据。

通过将若干个触发器连接在一起可储存多位元的数据，他们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII码或其他资料。

D触发器的原理：触发器是一种时钟控制的记忆器件，触发器具有一个控制输入讯号（CLOCK），CLOCK讯号是触发器只在特定时刻才按输入讯号改变输出状态。

若触发器只在时钟由L到H（H到L）的转换时刻接受输入，则称这种触发器是上升沿（下降沿）触发的。

其中D触发器是最常用的触发器之一。

对于上升沿触发D触发器来说，其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候输出则维持不变，下图为上升沿触发D触发器的时序图。

基于之前所学的知识可知：动态电路利用栅电容存贮效应，但对时钟频率有要求，不能长期保存信号；而静态电路恰恰具有能长期保存信号的优点。

由此，利用静态电路的直流存贮性能和动态电路的栅电容存贮效应，发展了一种介于两者之间的一种电路形式——准静态电路。

这保持了两者的优点。

本次设计中采用的是CMOS主从D触发器，其中存在直流反馈回路，构成反馈环，保存了输入的信息。

此电路最简单的电气设计是选取k n=k p和V TH=V DD/2，最简单的版图布局结构则选取所有器件有相同的宽长比W/L。

二、设计目的
1、了解并熟练掌握D触发器的工作原理及电路图；
2、熟练运用CMOS进行电路设计，实现相应的逻辑功能；
3、学会设计复位电路，对电路实现复位功能；
4、学会并熟练运用Cadence软件进行电路设计与仿真；
5、能够独立分析设计过程中出现的问题并找到解决方法。

三、设计任务及要求
设计一个带复位的准静态D触发器。

设计要求：采用0.5um的MOS工艺；时钟信号频率f=20MHz，占空比50%，上升沿触发；低电平复位。

四、设计思路
主从D触发器工作原理及逻辑电路图
①逻辑电路图
图1 CMOS 主从D 触发器的逻辑电路图
用两个由反相时钟控制的D 触发器级联就得到了一个D 型主从触发器。

由图（1）可知，D 触发器只有一个输入端，它由两部分组成，虚线左边为主触发器，虚线右边为从触发器。

主触发器和从触发器都是由传输门(TG)和反相器(G)经交叉连接构成的双稳态电路。

由TG 1、TG 2、G 1、G 2组成主触发器，由TG 3、TG 4、G 3和G4组成从触发器。

其中CP 和CP ——
为互补时钟脉冲。

②工作原理
触发器的工作过程分以下两个节拍：
（１）当时钟信号CP ＝０时，TG 1导通，TG 2截止，输入信号D 送入主触发器。

例如，D 为1时，经TG 1传到G 1的输入端，使Q′=0，Q ′——=1。

同时，TG 3截止，TG 4导通，显然G 3的输入端和G 4的输出端经TG 4
连通，使触发器维持在原来的状态不变。

（２）当CP 由０跳变到１后，TG 1截止，TG 2导通，由此切断了D 端与主触发器的联系，且同时TG 2将G 1的输入端和G 2的输出端连通，使主触发器维持原态不变。

从触发器的情况是，TG 3导通，TG 4截止，主触发器的状态送入从触发器。

Q′=0经TG 3传给G 3的输入，于是Q —
=0，Q =1。

如上所述，图（１）所示触发器是在CP 的正跳沿触发翻转。

如果把所有传输门上的控制信号CP 和CP ——对换，那么就改成负跳沿触发。

而触发器的状态仅取决于CP 信号上升沿到达前瞬间的Ｄ信号。

如果以Ｑｎ＋１表示CP 信号下降沿到达后触发器的状态，则Ｄ触发器的特性可以用下式来表达：Ｑｎ＋１＝Ｄ，称为Ｄ触发器的特性方程。

它反映了触发器在时钟信号作用后的状态与此前输入信号Ｄ的关系。

五、实际电路设计
1、CMOS 传输门
CMOS 传输门实质上是我们所学过的电压模拟开关
（1）当VC =“1” >VTN 时，MOS 管导通，Vi 与V0间连通，相当于开关导通状态；
（2）VC=“0”< V TN时，MOS管截止，Vi与V0与间呈高阻态，相当于开关断开状态。

（3）CMOS电路的特点：
CMOS传输门的直流传输特性如图所示，由于它利用CMOS的互补作用，传输低电平靠N管，传输高电平靠P管，可以使信号做到无损传输。

2、CMOS反相器
CMOS反相器相当于非门, 是数字集成电路中最基本的单元电路。

搞清楚CMOS反相器的特性, 可为一些复杂数字电路的设计打下基础。

CMOS反相器的直流传输特性
3、复位电路设计
为确保时序数字电路稳定可靠地工作，复位电路是必不可少的一部分。

在这里，设计要求是低电平复位，即加上一个复位信号（负脉冲），电路会自动清零，即输出Q=0。

当复位信号消失时，电路能够恢复正常工作。

在本实验中，复位信号选用的是Vpwl，总时间为300ns的负脉冲；触发信号选用的是周期为T=130ns，脉宽为80ns的矩形波。

设计时要考虑到优先级，在此选用的是与门逻辑电路（是由CMOS与非门加一级反相器构成），将复位信号和触发信号经过与门连接到D输入端，从而实现复位功能。

具体复位电路如图（2）所示。

图2复位电路
4、实际电路总图
将图（1）中的传输门和反相器分别用CMOS传输门、CMOS倒相器来实现，然后在图（1）的基础上加上图（2）的复位电路，将具体器件按照规定连接起来，即构成了带复位的准静态D触发器电路。

实际电路图如图（3）所示。

图3 带复位的准静态D触发器电路图
我们可以用真值表来表示D触发器的工作过程，如表（1）所示。

表1 CMOS边沿D触发器特性表
六、仿真测试
运用Cadence软件进行仿真测试，波形图如图（4）所示。

其中由上往下依次是：复位信号、时钟信号、触发信号、输出端Q和反
相输出端Q—。

图4 仿真波形图
由图（4）中可以清楚地看到：当施加一个低电平的复位信号时，不管触发信号如何，输出端Q都被置零，即Q=0。

当复位信号消失后，输出信号Ｑ随着触发信号Ｄ变化，在时钟脉冲的上升沿发生翻转。

七、总结
在整个设计过程中，我受益匪浅。

首先学会并且能够熟练运用Cadence软件进行电路的设计、仿真、测试。

其次，加深了自己对D 触发器工作原理的理解，并且自己能够根据要求独立进行电路设计，通过不断地改进电路图、解决出现的问题，最终设计出符合要求的电路图，实现相应的逻辑功能。

在复位电路的设计过程中，遇到了一些小困难。

开始时把复位信号经过一个与非门直接加到G3的输入端，之后进行仿真，结果输出端Q恒等于0，也就是说当复位信号消失后，Ｑ一直处于置零状态。

显然，复位信号的连接出现错误。

之后经过与同学的讨论、分析，找到了解决办法。

即把复位信号与触发信号经过一个与门输送到D输入端，即能够实现复位功能，而且当复位信号消失后，电路能正常工作。

此次课程设计在加深与巩固自己所学知识的基础上，同时锻炼了自己的独立思考与解决问题的能力。

八、参考文献
1、《半导体集成电路设计》朱正勇著清华出版社
2、《电子技术基础—数字部分》康华光主编高等教育出版社
3、《超大规模集成电路设计导论》蔡懿慈清华大学出版社
4、《模拟集成电路应用》王秀杰主编西北工业大学出版社。