6常用时序逻辑功能器件
时序逻辑电路分类
时序逻辑电路分类介绍时序逻辑电路是一种用于处理时序信号的电路，它由逻辑门和存储元件组成。
时序逻辑电路按照其功能和结构的不同，可以分为多种类型。
本文将对时序逻辑电路的分类进行全面、详细、完整和深入的探讨。
一、根据功能分类1. 同步时序逻辑电路同步时序逻辑电路是指其数据在同一个时钟上升沿或下降沿进行传递和存储的电路。
这类电路广泛应用于计算机中的寄存器、时钟驱动器和状态机等。
同步时序逻辑电路具有可靠性高、稳定性强的特点。
2. 异步时序逻辑电路异步时序逻辑电路是指其数据不依赖时钟信号而进行传递和存储的电路。
这种电路在通信系统中常用于数据传输和处理，如异步串行通信接口（UART）。
异步时序逻辑电路具有处理速度快和实时性强的特点。
二、根据结构分类1. 寄存器寄存器是一种时序逻辑电路，用于存储和传递数据。
寄存器通常采用D触发器作为存储元件，可以实现数据的暂存和移位操作。
寄存器广泛应用于计算机的数据存储和寄存器阵列逻辑器件（RALU）等。
2. 计数器计数器是一种时序逻辑电路，用于生成特定的计数序列。
计数器可以按照时钟信号对计数进行增加或减少，并可以在达到指定计数值时触发其他操作。
计数器被广泛应用于时钟发生器、频率分频器和时序控制等电路中。
3. 时序控制器时序控制器是一种时序逻辑电路，用于控制其他电路的时序和操作。
时序控制器根据输入的控制信号和当前的状态，通过逻辑运算和状态转移进行运算和控制。
时序控制器被广泛应用于计算机的指令译码和状态机的设计中。
三、根据存储方式分类1. 同步存储器同步存储器是一种时序逻辑电路，用于存储和读取数据。
同步存储器是在时钟信号作用下进行数据存取的，并且数据的读取和写入操作都在时钟的上升沿或下降沿进行。
同步存储器主要包括静态随机存储器（SRAM）和动态随机存储器（DRAM）等。
2. 异步存储器异步存储器是一种时序逻辑电路，用于存储和读取数据。
与同步存储器不同的是，异步存储器的读取和写入操作不依赖时钟信号，而是由数据访问信号和存储器内部的同步电路进行控制。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
第7章 常用时序逻辑功能器件
5
第七章 常用时序逻辑功能器件
*** 中规模集成计数器
学习应注意以下几点： （1）编码 自然二进制/8421十进制 （2）模数 5进制、10进制、16进制 （3）加、减、可逆 （4）清0、置数端 同步还是异步
6
第七章 常用时序逻辑功能器件
74x161(74LS161 ,74HCT161)： 4位二进制同步加法计数器 74x160： 8421十进制加法计数器（实验五） 74x290：异步二—五—十进制计数器 74x390：异步二—十进制计数器 主要任务： 读功能表掌握计数器使用方法 学会使用集成计数器构成任意进制计数器的方法
RCO ET Q D Q C Q B Q A
10
第七章 常用时序逻辑功能器件
74x161计数状态
1
CR D D D D 1 CET 0 1 2 3 TC 1 CEP 74x161 CP ＞ Q Q Q Q PE 0 1 2 3
1
Ｍ＝１６
11
第七章 常用时序逻辑功能器件
1）异步清零。CR=0 时， 计数器输出直 接清零 Q3Q2Q1Q0 = 0000.无需CP 2）同步并行预置制数。
31
第七章 常用时序逻辑功能器件
基本寄存器 按照功能
Q0
FF0
Q1
FF1
移位寄存器 并行
串行
按照存、取 数据方式
D0
D1
应用： 存储代码、串/并行转换、数值计算、缓冲区
32
第七章 常用时序逻辑功能器件
一、 集成中规模双向移位寄存器74x194 P284 DSR：右移串行输入端 Q0 Q1 Q2 Q3 CP S1 S0 DSL：左移串行输入端 VCC DI3,2,1,0 ：并行输入端 Q3~ Q0：数据输出端 74x194 CP：时钟脉冲输入端 D GND 上升沿触发 CR DSRDI0DI1 DI2 DI3 SL CR CR ：清零端， =0时清零
时序逻辑电路-触发器
注意：表示触发 方式的符号！
上升沿
高电平
16
二、J-K 触发器
J 0 Qn1 JQ n KQn 0 1 1
功能表
K Qn+1
0
Qn
10
01
1
Qn
逻辑符号
Q
Q
RD K C J SD
JK触发器的功能小结：
1. 当J=0、K=0时，具有保持功能；
2. 当J=1、K=1时，具有翻转功能；
3. 当J=0、K=1时，具有复位功能；
一、JK触发器转换成D触发器
Q
Q
KC J
D CP
20
二、JK触发器转换成T触发器
Q
Q
KC J
T CP
21
三、D触发器转换成T’触发器
Q
Q
DC
CP
22
时钟触发器的时间参数
• 建立时间和保持时间
限制CP频率过高
• 传输延迟时间
23
例：四人抢答电路。四人参加比赛，每人一个按 钮，其中一人按下按钮后，相应的指示灯亮。 并且，其它按钮按下时不起作用。 电路的核心是74LS175四D触发器。它的内 部包含了四个D触发器，各输入、输出以字 头相区别，管脚图见下页。
反馈 反馈
Q
Q 两个输出端
&
&
a
b
两个输入端
RD
SD
正是由于引入反馈，才使电路具有记忆功能 ! 3
输入RD=0, SD=1时 原状态： Q 0 Q 1
Q1 1
& a
0Q 0 &
b
置“0”！
原状态： Q 1 Q 0
Q0 1
& a
时序逻辑电路的基本单元
时序逻辑电路的基本单元时序逻辑电路（SequentialLogicCircuits），又称为时序门电路，是由多种组件构成的电路，它能够跟踪时间的变化，可以用来实现信号的时序控制，从而实现特定的功能。
它的基本单元是由逻辑门、存储器、时序器和比较器等组成的元件组合。
因此，要研究时序逻辑电路的基本单元，就必须先了解这些元件的工作原理。
逻辑门是由若干个输入变量组成，其输出与输入变量有关，可用于实现逻辑功能。
根据输入变量的不同，可以将逻辑门分为与门、或门、异或门、非门、时序逻辑门等。
另外，还可以采用复杂逻辑门，如多输入门、组合电路等，它们能够实现复杂的逻辑功能。
存储器的功能是把输入的信号变换为输出，它可以储存数据，并能够真实地反映输入信号的变化，从而实现电子记忆功能。
一般来说，存储器可以分为电容存储器、场效应管存储器、晶体管存储器和可编程逻辑器件存储器等。
时序器是一种可以按照特定的时序执行序列动作的电路。
它的主要功能是控制信号的变化，从而实现特定的功能。
一般来说，时序器由穿越触发器、异步状态机和同步状态机组成，这些内部的控制逻辑由信号的变化触发。
比较器是一种电路，它主要用来比较两个输入变量的大小，并产生一个比较结果。
它必须是可靠的，以便在比较过程中不断地更新输出信号。
一般来说，比较器由几个比较型逻辑门组成，如比较器、波特率计数器、双稳态比较器等，它们能够实现不同的比较功能。
时序逻辑电路的基本单元是由逻辑门、存储器、时序器和比较器等构成的。
它们能够实现信号的时序控制，从而实现时序逻辑电路的功能。
逻辑门可实现不同的逻辑功能，存储器能够实现电子记忆功能，时序器能够控制信号变化，而比较器则能够比较两个输入变量大小。
因此，研究这些基本单元对于理解时序逻辑电路的实际应用十分重要。
时序逻辑电路的发展使得电子设备的控制变的十分便捷，它的灵活性也大大提高了。
就拿计算机来说，它就是一个时序逻辑电路，通过它能够实现复杂的计算功能。
常用时序逻辑功能器件
2. 二进制同步计数器
同步二进制加法计数器 同步二进制减法计数器 同步二进制可逆计数器
7.1.2 非二进制计数器
同步十进制计数器
7.1.2 非二进制计数器
同步十进制计数器
激励方程：
J0=K0=1，J1 ? Q3nQ0n ， K1=Q0n，J2=K2=Q1nQ0n， J3=Q2nQ1nQ0n，K3=Q0n
2. 二进制同步计数器
功能表
同步4位二进制加法计数器 状状态态转图移方程：
Q0n?1 ? (Q0n )CP ? Q1n?1 ? (Q0 n Q1n ? Q0 nQ1n )CP ?
Q2n?1 ? (Q0 nQ1n Q2n ? Q0nQ1nQ2 n )CP ? Q3 n?1 ? (Q0 nQ1nQ2 n Q3 n ? Q0 n Q1n Q2 n Q3n )CP ?
作业： 7 。1 。10 7 。1 。13 7 。1 。14 7 。1 。17 7 。1 。18
7.2 寄存器和移位寄存器
7.2.1 寄存器 作用：存储代码或数据的逻辑部件。 组成：n 位寄存器用n 个触发器组成。
时钟脉冲CP ：存数指令或存数命令。
上升沿，触发器存入各自数据输入端 D 的数据；
低电平、高电平、下降沿，各触发器保持各自的数据不变。
第七章 常用时序 逻辑功能器件
引言 计数器：统计时钟脉冲的个数数器
计数脉冲触发方式
同步计数器 异步计数器
计数制方式
二进制计数器 非二进制计数器
计数过程中数 值的增减分类
加法计数器 减法计数器 可逆计数器
7.1.1 二进制计数器
1. 二进制异步计数器
1 ）二进制异步加计数器 时序图
数字电子技术基础6时序逻辑电路
Q1 Q3 * Q2 * Q1 * Y
输 出 方 程
Y Q2Q3
Q1 Y
CLK Q3 Q2
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 1 1 0 0
0 1 1 0 0 1 0 0
1 0 1 0 1 0 0 0
DI 串行 输入
D Q3 Q D Q2 Q D Q1 D Q0 Q
0 0 0 0 0 0 1 1
0 0 0 0 0 1 0 1 0 缺少111为 0 1 1 初态的情况 1 0 0 1 0 1 1 1 0 1 1 1
0 0 0 0 0 0 1 1
7进制计数器
其中Q3Q2Q1为计数状态，Y为进位
我们可以把状态转换表表示为状态转换图的形式
/Y /0 /0
CLK Q3 0 1 0 0
*
Q
* 3
Q Q Q (Q )
1 2 3 0
C Q0Q3
设初态为0000
作状态转换图
可以看出这是一个异步十进制加法计数器！ 3. 检验其能否自动启动 ？
什么叫 “自动启动” ? 四个触发器本应有十六个稳定状态 ，可 上图电路的状态图中只有十个状态。如果由 于某种原因进入了其余的六个状态当中的任 一个状态，若电路能够自动返回到计数链 ( 即有效循环 ) ，人们就称其为能自动启动。
*6.2.3
异步时序逻辑电路的分析方法
例6.2.4 分析图6.2.10所示电路的逻辑功能。
1、写三大方程
驱 动 方 程 状 Q0 Q 0 cp0 Q 0 (cp0 ) * 态 Q1 Q 3 Q 1 (cp1 ) Q 3 Q 1 (Q0 ) * 方 Q2 Q 2 (cp2 ) Q 2 (Q1 ) 程 *
数电_常用的时序逻辑功能器件
寄存器 存放二进制数，传输二进制信息 ，即代 码的寄存、移位、传输。 统计时钟脉冲的个数（数数、计数），分 频、定时、产生节拍脉冲。
计数器
7.1 计数器
7.1.1 二进制计数器
7.1.2 非二进制计数器 7.1.3 集成计数器
7.2 寄存器和移位寄存器
7.2.1 寄存器
f Q0
f Q1
f Q2
1 f CP 2
1 f CP 4
1 f CP 8
Q1
Q2
3tpd
8
图 7.1.3
说明:
计数脉冲的最小周期 Tmin= ntpd。 计数器也可作为分频器。
异步计数器工作速度慢。
2. 二进制同步计数器(分析)
为了提高计数速度，我们将CP脉冲同时接到全部 FF，使FF的状态变换与CP脉冲同步。这种方式的计 数器称为同步计数器。
00
01
11
10
D0
00 01 11 10
00
01
11
10
D0 Q0
0 0 x 0
1 1 x 0
0 0 x x
1 1 x x
1 1 x 1
0 0 x 0
0 0 x x
1 1 x x
(3)画出逻辑电路图
D3 Q3Q0 Q2Q1Q0 D2 Q2Q1 Q2Q0 Q2Q1Q0
D1 Q1Q0 Q3Q1Q0
n 1 n Q2 Q2
1. 二进制异步加计数器
•状态转换表
n Q2
n 1 n Q0 Q0
(CP由01时，此式有效) (Q0由10时，此式有效) (Q1由10时，此式有效)
Q1n1 Q1n
第六章时序逻辑电路_2
1. 寄存单元(一位数码寄存器 一位数码寄存器) 一位数码寄存器
寄存单元由一级触发器构成。 寄存单元由一级触发器构成。它有着两种接 受方式， 双拍接收和单拍接收。 受方式，即：双拍接收和单拍接收。 （1）双拍接收 ） 由一位基本RSFF构成的寄存器单元，D为 构成的寄存器单元， 为 由一位基本 构成的寄存器单元 要存入的数据。 要存入的数据。
0 Q3 Q2
0 Q1
0 Q0
0 并行输出
①清0
R
S
R
S
R
S
R
S
&
D3
&
D2
&
D1
&
D0 并行输入
0 ②存数指令
1
0
0
1
0
1
1
（2）单拍接收 ）
则在存数之前就不必先 清“0”，只要存数指令 ， 一到， 一到，所加数据便可存 入FF。 。
由DFF构成的单拍接收的寄存 构成的单拍接收的寄存 单元。其数据D加在激励端 加在激励端， 单元。其数据 加在激励端，存数 指令加在CP端 只要CP的上升沿 指令加在 端，只要 的上升沿 一到，数据不管为0或 都立即被放 一到，数据不管为 或1都立即被放 入FF。 。
左移 寄存器 (a)
右移 寄存器 (b)
双向 移位 寄存器 (c)
2）按输入/输出 ）按输入 输出 方式进行分类
根据移位数据的输 输出方式， 入－输出方式，又 可将它分为四种： 可将它分为四种：
•串行输入－串行输出 串行输入－ 串行输入 •串行输入－并行输出 串行输入－ 串行输入 •并行输入－串行输出 并行输入－ 并行输入 •并行输入－并行输出： 并行输入－并行输出： 并行输入
07章 常用时序逻辑功能器件
崔春艳 电工电子教学部 信电学院3教-319
第7章
常用时序逻辑功能器件
7.1 计数器
7.2 寄存器和移位寄存器
7.1 计 数 器
1、概念：计数器是一种用来对输入脉冲进行计数的
时序逻辑电路。
2、特点：
（1）时钟脉冲即为计数脉冲。
（2）实现指定计数范围内计数所需要的状态数目 ——称为计数器的模。 （3）计数器除了完成计数功能外，还可用于实现定 时、分频、产生节拍脉冲等特定功能。
驱 × × × × × × × × 0 × × × × × × × 0 0 0 1 × 1 × × 0 0 × × × × × ×
动 × × × × 0 × 0 1 × × × × × × × ×
信
号
n n n n n n n n Q3 Q2 Q1 Q0 Q3 +1Q2 +1Q1 +1Q0 +1 J3 K3 J2 K2
异步计数器优点：电路简单、可靠。 异步计数器缺点：速度慢。
时序图： CP Q0 Q0 Q1 Q1 Q2
状态图
CP Q0 0 Q0 Q1 0 Q1 Q2 0 000 Q2 Q1 Q0 0 0 001
1
0
1
0
0
1 0
0
1
1 1
0 0
1
0 010
1 0
011
1 100
1 101
1 110
0 1 111 000
驱动方程
J 1 K1 Q
J2 K2 Q Q
n 0 n 1
n 0
FF2在Q0=Q1=1时，在下一个
CP触发沿到来时翻转。
3位二进制同步加法计数器的结构特点，可推广到n位二
常用时序逻辑功能器件
12345678
CP
LD
CR CP D0 D1 D2 D3 CTP GND
CR D0 D1 D2 D3
(a) 引脚排列图
(b) 逻辑功能示意图
①CR=0时异步清零。 ②CR=1、LD=0时同步置数。
③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行 同步二进制计数。
④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。
D0 Q0 Q0
D1 Q1 Q1
D2 Q2 Q2
三位二进制异步加法计数器
000——001——010
111
011
110——101——100
1. 二进制异步计数器 1）二进制异步加计数器
2）二进制异步减计数器
CP
计数脉 冲
D0 Q0 Q0
D1 Q1 Q1
D2 Q2 Q2
三位二进制异步减法计数器
111——110——101
CP0
CT/ LD CR
CT/LD Q2 D2 D0 Q0 CP1 GND
D0 D1 D2 D3
(a) 引脚排列图
(b) 逻辑功能示意图
①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。
③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在 CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加 法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数 器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1 位二进制即二进制计数器。
选用3个CP下降沿触发的JK触发器， 分别用FF0、FF1、FF2表示。
输出方程： B Q2nQ1nQ0n
CP
时序逻辑电路
第十三章 时序逻辑电路
集美轻工业学校精品课程
《电子技术基础》教学演示文稿
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第十三章 时序逻辑电路
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《电子技术基础》教学演示文稿
3．异步减法计数器
（1）3位递减计数器的状态
（2）电路组成3位二进来自异步减法计数器逻辑图 第十三章 时序逻辑电路
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《电子技术基础》教学演示文稿
二、十进制计数器
十进制递减计数器的状态
第十三章 时序逻辑电路
集美轻工业学校精品课程
意见和建议可联系电子信箱：chen-zhenyuan@
第十三章 时序逻辑电路
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工
程
应
用
利用计数器测量脉冲频率，见图（a）。 由计数器构成数字钟，见图（b）。
（a）测量脉冲频率的框图
（b）数字钟组成框图
第十三章 时序逻辑电路
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应用实例
由计数器所组成的 物件计数电路如右图所 示，用于检测生产线输 送带上的物件并对其进 行计数，计数范围为 1~99。该电路主要由检 测、计数、译码显示三 部分组成。
第十三章 时序逻辑电路
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《电子技术基础》教学演示文稿
图中FF0为最低位触发器，其控制端Cl 接收输入脉冲，输出信号Q0 作为触发器 FF1的CP，Q1 作为触发器FF2的CP，Q2 作为FF3的CP。各触发器的J、K 端均悬空， 相当于J=K=1，处于计数状态。各触发器接收负跳变脉冲信号时状态就翻转，它的 时序图见下图。
2019年上海理工大学826电路与电子技术基础考研大纲与参考教材
2019年上海理工大学826电路与电子技术基础考研初试考试大纲参考教材：《电路》邱关源主编，高等教育出版社《电子技术基础》（模拟部分)，康华光主编，高等教育出版社《电子技术基础》（数字部分)，康华光主编，高等教育出版社第一部分电路1. 电路模型和电路定律掌握电路概念、电路模型、电路的组成和作用，了解基本物理量。
重点掌握基尔霍夫定律。
重点掌握电源模型、受控源模型、电阻元件的伏安关系以及元件的功率计算。
2. 电阻电路的等效变换重点掌握用等效的方法分析直流电阻电路、用电源模型等效的方法分析电路、输入电阻的计算方法、电阻的星形联结和三角形联结的等效变换。
3. 电阻电路的一般分析了解电路图的概念和电路一般分析方法的含义。
重点掌握用支路电流法、网孔电流法、节点电压法分析直流电阻电路。
4. 电路定理重点掌握用叠加定理、戴维南定理、最大功率传输定理分析含有受控源的直流电阻电路。
了解诺顿定理。
5. 储能元件重点掌握电容元件、电感元件的伏安关系。
重点掌握电容、电感元件的串联与并联。
6. 一阶电路和二阶电路的时域分析了解电路的过渡过程、暂态、换路概念。
掌握响应的初始值、稳态值、时间常数概念；掌握电路的零输入响应、零状态响应和全响应概念。
重点掌握用三要素法分析一阶电路。
了解用经典方法分析二阶电路。
7. 相量法重点掌握正弦量的相量表示法、相量的运算、元件伏安特性和电路定律的相量形式。
8. 正弦稳态电路分析重点掌握用相量法和相量图分析稳态正弦交流电路以及功率的计算方法。
掌握提高功率因数的意义，重点掌握复功率的计算和最大功率传输的计算。
9. 含有耦合电感的电路掌握互感现象及同名端的含义，重点掌握含耦合电感电路的一般分析方法。
掌握变压器的原理，重点掌握理想变压器的计算。
10. 电路的频率响应重点掌握电路谐振的条件和串联、并联谐振电路的特点。
11. 三相电路重点掌握三相对称电源的线电压和相电压的关系、对称和不对称三相交流电路的计算。
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2、二进制同步计数器
电路结构特点：各触发器的CP脉冲端连 接在一起。当计数脉冲到来后，应该翻 转的触发器同时翻转。这种计数器称为 并行计数器。
（1）、二进制同步加计数器 a、电路结构：
‘1’ CP
110111 +1 111000
CR & R C1 &
1K
1J
& R C1 &
1K
1J
& R C1 &
根据时序图可知：每个触发器的延时均为1td。因此同步计数器 的工作速度比异步计数器的工作速度快。
同理若使： J0＝K0＝1
J1＝K1＝Q0
J2＝K2＝Q1Q0
J3＝K3＝Q2Q1Q0
则构成同步减1计数器。
（2）、二进制同步可逆计数器
设置一个控制端X，当0＝1
1111 1110
电路能从无效状态进入到有效状态，所以电路具有自启动能力。
三、集成计数器
集成计数器典型产品一览表：
CP脉冲 引入方式
同 步
异 步
型号
74161 74HC161 74HCT16
1 74LS191 74LS193
74160 74LS190 74LS293 74LS290
计数模式
清零方式
下面从设计的角度介绍8421码十进制同步加计数器：
（1）、状态图、
1001
1000
Q3Q2Q1Q0
0111
0000 0001 0010
0110 0101
0011 0100
十进制计数器状态转换图：
（2）、状态表及驱动表
计数脉冲
现态
次态
驱动信号
CP的顺序
Q
n 3
Q
n 2
0
00
Q
n 1
Q
n 0
D Q Q Q Q n 1 n1 n1 n 1
3
21
0
3
D2
D1
D0
0000010001
1
00 0 1 0 0 1 0 0 0 1 0
2
00 1 0 0 0 1 1 0 0 1 1
3
00 1 1 0 1 0 0 0 1 0 0
4
01 0 0 0 1 0 1 0 1 0 1
5
01 0 1 0 1 1 0 0 1 1 0
6
01 1 0 0 1 1 1 0 1 1 1
D3Q3Q0Q2Q1Q0
D3
Q
n 1
0101
0101 ××××
Q
n 2
Q
n 3
0 0 ××
Q
n 0
D 2Q 2Q 1Q 2Q 0Q 2Q 1Q 0
D3
Q
n 1
1001
1001 ××××
Q
n 2
Q
n 3
1 0 ××
Q
n 0
D 1Q 1Q 0Q 3Q 1Q 0
Q
n 0
D0 Q0
（4）、画出电路图
&
&
小结
＊n位异步二进制计数器由n个处于计数状态的触发器组成(对于D 触发器Di = Qi,对于J-K触发器使J＝K＝1）。各触发器的连接方 式由触发器的触发信号类型及加、减计数方式决定。
＊二进制异步计数器的高位触发器的状态翻转必须在低位产生进
位信号或借位信号之后才能实现。因此称为串行计数器。其 计数速度较低。
7
01 1 1 1 0 0 0 1 0 0 0
8
10 0 0 1 0 0 1 1 0 0 1
9
10 0 1 0 0 0 0 0 0 0 0
（3）、求驱动方程
D3
Q
n 1
D3
Q
n 1
0000
0010
Q
n 3
0010 ×××× 1 0 ××
Q
n 2
Q
n 3
1101 ××××
Q
n 2
0 0 ××
Q
n 0
≥1
≥1
CP
CR
R C1 1D FF3
R C1 1D FF2
Q3
Q2
&
≥1
R C1 1D FF1 Q1
R C1 1D FF0 Q0
(5)、检查电路的自启动能力
Q3Q2Q1Q0
0000 1001 1000
0001 0111
0010 0110
0011 0100 0101
1011 1010 1101 1100
Ｌ × × × ×× × × ×
输出
QA QB QC QD
ＬＬＬＬ
Ｈ Ｌ ××
ABCDABCD
Ｈ Ｈ Ｌ × ×× × × ×
保持
Ｈ Ｈ × Ｌ ×× × × ×
保持
Ｈ Ｈ ＨＨ
××××
计数
74LVC161的四个功能：
①、异步清零CR＝0； ②、同步并行预置数CR＝1、PE=0 ③、保持CR=PE=1、CEP·CET＝0； ④、计数CR=PE＝CEP＝CET =1
PE：预置数控制端。（同步预置）
CEP、CET：计数器使能控制端。 A B C D：预置数据输入端。
TC：进位输出端。
QA QB QC QD ：数据输出端。
同功能的产品：74HC161、74HCT161、74161
74LVC161的功能表
清零 预置 使能 时 钟
CR PE CEP CET CP
预置数据输入 ABCD
1K
1J
FF0 Q0 b、电路工作原理：
J0＝K0＝1 J1＝K1＝Q0
J2＝K2＝Q1Q0 J3＝K3＝Q2Q1Q0
FF1 Q1 Q2Q1Q0
FF2 Q2 111
110 状态转换图： 101
& 1K
R
C1
& 1J
FF3 Q3 000 001
010
011 100
c、时序图
CP
Q0
Q1
1td
Q3
Q4
J1＝K1＝ XQ0＋XQ0
J2＝K2＝ XQ1Q0＋XQ1Q0 J3＝K3＝ XQ2Q1Q0＋XQ2Q1Q0
X1
&
&
&
‘1’
≥1
≥1
≥1
CP CR
R1K C1 1J
R1K C1 1J
R1K C1 1J
R1K C1 1J
FF3 Q3
FF2 Q2
FF
1
Q1
FF0 Q0
二、非二进制计数器
不是按二进制计数规则计数的计数器，最常用的是十进制计数器。
无 异步
1、集成计数器74LVC161、74LS193、74LS290
（1）、74LVC161的功能（CMOS型）
芯片引脚图：
VCC RCO QA QB QC QD ET L1D6 15 14 13 12 11 10 9
74161
12345678 Rd CP A B C D EP GND
CR：异步清零控制端。
CR
PE
A
B
C
D
时 CP
序 图
CEP CET
QA QB QC QD
RCO
异步 同步 清零 预置
计数
保持
（2）、74193的功能（二进制同步可逆计数器）
清零 预置 时钟
预置数据输入
输出
Rd LD CPU CPD A B C D QA QB QC QD
H × × ×× × × × Ｌ Ｌ Ｌ Ｌ
4位二进制加法 4位二进制加法 4位二进制加法 单时钟4位二进制可逆 双时钟4位二进制可逆
十进制加法 单时钟十进制可逆
异步（低电平） 异步（低电平） 异步（低电平）
无 异步（高电平） 异步（低电平）
无
双时钟4位二进制加法 二－五－十进制计数器
异步 异步
预置数 方式
同步 同步 同步 异步 异步 同步 异步