6常用时序逻辑功能器件
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小结
＊n位异步二进制计数器由n个处于计数状态的触发器组成(对于D 触发器Di = Qi,对于J-K触发器使J＝K＝1）。各触发器的连接方 式由触发器的触发信号类型及加、减计数方式决定。
＊二进制异步计数器的高位触发器的状态翻转必须在低位产生进
位信号或借位信号之后才能实现。因此称为串行计数器。其 计数速度较低。
4位二进制加法 4位二进制加法 4位二进制加法 单时钟4位二进制可逆 双时钟4位二进制可逆
十进制加法 单时钟十进制可逆
异步（低电平） 异步（低电平） 异步（低电平）
无 异步（高电平） 异步（低电平）
无
双时钟4位二进制加法 二－五－十进制计数器
异步 异步
预置数 方式
同步 同步 同步 异步 异步 同步 异步
Ｌ × × × ×× × × ×
输出
QA QB QC QD
ＬＬＬＬ
Ｈ Ｌ ××
ABCDABCD
Ｈ Ｈ Ｌ × ×× × × ×
保持
Ｈ Ｈ × Ｌ ×× × × ×
保持
Ｈ Ｈ ＨＨ
××××
计数
74LVC161的四个功能：
①、异步清零CR＝0； ②、同步并行预置数CR＝1、PE=0 ③、保持CR=PE=1、CEP·CET＝0； ④、计数CR=PE＝CEP＝CET =1
无 异步
1、集成计数器74LVC161、74LS193、74LS290
（1）、74LVC161的功能（CMOS型）
芯片引脚图：
VCC RCO QA QB QC QD ET L1D6 15 14 13 12 11 10 9
74161
12345678 Rd CP A B C D EP GND
CR：异步清零控制端。
J1＝K1＝ XQ0＋XQ0
J2＝K2＝ XQ1Q0＋XQ1Q0 J3＝K3＝ XQ2Q1Q0＋XQ2Q1Q0
X1
&
&
&
‘1’
≥1
≥1
≥1
CP CR
R1K C1 1J
R1K C1 1J
R1K C1 1J
R1K C1 1J
FF3 Q3
FF2 Q2
FF
1
Q1
FF0 Q0
二、非二进制计数器
不是按二进制计数规则计数的计数器，最常用的是十进制计数器。
D3Q3Q0Q2Q1Q0
D3
Q
n 1
0101
0101 ××××
Q
n 2
Q
n 3
0 0 ××
Q
n 0
D 2Q 2Q 1Q 2Q 0Q 2Q 1Q 0
D3
Q
n 1
1001
1001 ××××
Q
n 2
Q
n 3
1 0 ××
Q
n 0
D 1Q 1Q 0Q 3Q 1Q 0
Q
n 0
D0 Q0
（4）、画出电路图
&
&
1K
1J
FF0 Q0 b、电路工作原理：
J0＝K0＝1 J1＝K1＝Q0
J2＝K2＝Q1Q0 J3＝K3＝Q2Q1Q0
FF1 Q1 Q2Q1Q0
FF2 Q2 111
110 状态转换图： 101
& 1K
R
C1
& 1J
FF3 Q3 000 001
010
011 100
c、时序图
CP
Q0
Q1
1td
Q3
Q4
≥1
≥1
CP
CR
R C1 1D FF3
R C1 1D FF2
Q3
Q2
&
≥1
R C1 1D FF1 Q1
R C1 1D FF0 Q0
(5)、检查电路的自启动能力
Q3Q2Q1Q0
0000 1001 1000
0001 0111
0010 0110
0011 0100 0101
1011 1010 1101 1100
7
01 1 1 1 0 0 0 1 0 0 0
8
10 0 0 1 0 0 1 1 0 0 1
9
10 0 1 0 0 0 0 0 0 0 0
（3）、求驱动方程
D3
Q
n 1
D3
Q
n 1
0000
0010
Q
n 3
0010 ×××× 1 0 ××
Q
n 2
Q
n 3
1101 ××××
Q
n 2
0 0 ××
Q
n 0
CR
PE
A
B
C
D
时 CP
序 图
CEP CET
QA QB QC QD
RCO
异步 同步 清零 预置
计数
保持
（2）、74193的功能（二进制同步可逆计数器）
清零 预置 时钟
预置数据输入
输出
Rd LD CPU CPD A B C D QA QB QC QD
H × × ×× × × × Ｌ Ｌ Ｌ Ｌ
1111 1110
电路能从无效状态进入到有效状态，所以电路具有自启动能力。
三、集成计数器
集成计数器典型产品一览表：
CP脉冲 引入方式
同 步
异 步
型号
74161 74HC161 74HCT16
1 74LS191 74LS193
74160 74LS190 74LS293 74LS290
计数模式
清零方式
PE：预置数控制端。（同步预置）
CEP、CET：计数器使能控制端。 A B C D：预置数据输入端。
TC：进位输出端。
QA QB QC QD ：数据输出端。
同功能的产品：74HC161、74HCT161、74161
74LVC161的功能表
清零 预置 使能 时 钟
CR PE CEP CET CP
预置数据输入 ABCD
下面从设计的角度介绍8421码十进制同步加计数器：
（1）、状态图、
1001
1000
Q3Q2Q1Q0
0111
0000 0001 0010
0110 0101
0011 0100
十进制计数器状态转换图：
（2）、状态表及驱动表
计数脉冲
现态
次态
驱动信号
CP的顺序
Q
n 3
Q
n 2
0
00
Q
n 1
Q
n 0
D Q Q Q Q n 1 n1 n1 n 1
2、二进制同步计数器
电路结构特点：各触发器的CP脉冲端连 接在一起。当计数脉冲到来后，应该翻 转的触发器同时翻转。这种计数器称为 并行计数器。
（1）、二进制同步加计数器 a、电路结构：
‘1’ CP
110111 +1 111000
CR & R C1 &
1K
1J
& R C1 &
1K
1J
& R C1 &
3
21
0
3
D2
D1
D0
0000010001
1
00 0 1 0 0 1 0 0 0 1 0
2
00 1 0 0 0 1 1 0 0 1 1
3
00 1 1 0 1ቤተ መጻሕፍቲ ባይዱ0 0 0 1 0 0
4
01 0 0 0 1 0 1 0 1 0 1
5
01 0 1 0 1 1 0 0 1 1 0
6
01 1 0 0 1 1 1 0 1 1 1
根据时序图可知：每个触发器的延时均为1td。因此同步计数器 的工作速度比异步计数器的工作速度快。
同理若使： J0＝K0＝1
J1＝K1＝Q0
J2＝K2＝Q1Q0
J3＝K3＝Q2Q1Q0
则构成同步减1计数器。
（2）、二进制同步可逆计数器
设置一个控制端X，当X为0时作减计数器，当X为1时作加计 数器。
J0＝K0＝1
＊n位异步二进制计数器由n个处于计数状态的触发器组成(对于D 触发器Di = Qi,对于J-K触发器使J＝K＝1）。各触发器的连接方 式由触发器的触发信号类型及加、减计数方式决定。
＊二进制异步计数器的高位触发器的状态翻转必须在低位产生进
位信号或借位信号之后才能实现。因此称为串行计数器。其 计数速度较低。
4位二进制加法 4位二进制加法 4位二进制加法 单时钟4位二进制可逆 双时钟4位二进制可逆
十进制加法 单时钟十进制可逆
异步（低电平） 异步（低电平） 异步（低电平）
无 异步（高电平） 异步（低电平）
无
双时钟4位二进制加法 二－五－十进制计数器
异步 异步
预置数 方式
同步 同步 同步 异步 异步 同步 异步
Ｌ × × × ×× × × ×
输出
QA QB QC QD
ＬＬＬＬ
Ｈ Ｌ ××
ABCDABCD
Ｈ Ｈ Ｌ × ×× × × ×
保持
Ｈ Ｈ × Ｌ ×× × × ×
保持
Ｈ Ｈ ＨＨ
××××
计数
74LVC161的四个功能：
①、异步清零CR＝0； ②、同步并行预置数CR＝1、PE=0 ③、保持CR=PE=1、CEP·CET＝0； ④、计数CR=PE＝CEP＝CET =1
无 异步
1、集成计数器74LVC161、74LS193、74LS290
（1）、74LVC161的功能（CMOS型）
芯片引脚图：
VCC RCO QA QB QC QD ET L1D6 15 14 13 12 11 10 9
74161
12345678 Rd CP A B C D EP GND
CR：异步清零控制端。
J1＝K1＝ XQ0＋XQ0
J2＝K2＝ XQ1Q0＋XQ1Q0 J3＝K3＝ XQ2Q1Q0＋XQ2Q1Q0
X1
&
&
&
‘1’
≥1
≥1
≥1
CP CR
R1K C1 1J
R1K C1 1J
R1K C1 1J
R1K C1 1J
FF3 Q3
FF2 Q2
FF
1
Q1
FF0 Q0
二、非二进制计数器
不是按二进制计数规则计数的计数器，最常用的是十进制计数器。
D3Q3Q0Q2Q1Q0
D3
Q
n 1
0101
0101 ××××
Q
n 2
Q
n 3
0 0 ××
Q
n 0
D 2Q 2Q 1Q 2Q 0Q 2Q 1Q 0
D3
Q
n 1
1001
1001 ××××
Q
n 2
Q
n 3
1 0 ××
Q
n 0
D 1Q 1Q 0Q 3Q 1Q 0
Q
n 0
D0 Q0
（4）、画出电路图
&
&
1K
1J
FF0 Q0 b、电路工作原理：
J0＝K0＝1 J1＝K1＝Q0
J2＝K2＝Q1Q0 J3＝K3＝Q2Q1Q0
FF1 Q1 Q2Q1Q0
FF2 Q2 111
110 状态转换图： 101
& 1K
R
C1
& 1J
FF3 Q3 000 001
010
011 100
c、时序图
CP
Q0
Q1
1td
Q3
Q4
≥1
≥1
CP
CR
R C1 1D FF3
R C1 1D FF2
Q3
Q2
&
≥1
R C1 1D FF1 Q1
R C1 1D FF0 Q0
(5)、检查电路的自启动能力
Q3Q2Q1Q0
0000 1001 1000
0001 0111
0010 0110
0011 0100 0101
1011 1010 1101 1100
7
01 1 1 1 0 0 0 1 0 0 0
8
10 0 0 1 0 0 1 1 0 0 1
9
10 0 1 0 0 0 0 0 0 0 0
（3）、求驱动方程
D3
Q
n 1
D3
Q
n 1
0000
0010
Q
n 3
0010 ×××× 1 0 ××
Q
n 2
Q
n 3
1101 ××××
Q
n 2
0 0 ××
Q
n 0
CR
PE
A
B
C
D
时 CP
序 图
CEP CET
QA QB QC QD
RCO
异步 同步 清零 预置
计数
保持
（2）、74193的功能（二进制同步可逆计数器）
清零 预置 时钟
预置数据输入
输出
Rd LD CPU CPD A B C D QA QB QC QD
H × × ×× × × × Ｌ Ｌ Ｌ Ｌ
1111 1110
电路能从无效状态进入到有效状态，所以电路具有自启动能力。
三、集成计数器
集成计数器典型产品一览表：
CP脉冲 引入方式
同 步
异 步
型号
74161 74HC161 74HCT16
1 74LS191 74LS193
74160 74LS190 74LS293 74LS290
计数模式
清零方式
PE：预置数控制端。（同步预置）
CEP、CET：计数器使能控制端。 A B C D：预置数据输入端。
TC：进位输出端。
QA QB QC QD ：数据输出端。
同功能的产品：74HC161、74HCT161、74161
74LVC161的功能表
清零 预置 使能 时 钟
CR PE CEP CET CP
预置数据输入 ABCD
下面从设计的角度介绍8421码十进制同步加计数器：
（1）、状态图、
1001
1000
Q3Q2Q1Q0
0111
0000 0001 0010
0110 0101
0011 0100
十进制计数器状态转换图：
（2）、状态表及驱动表
计数脉冲
现态
次态
驱动信号
CP的顺序
Q
n 3
Q
n 2
0
00
Q
n 1
Q
n 0
D Q Q Q Q n 1 n1 n1 n 1
2、二进制同步计数器
电路结构特点：各触发器的CP脉冲端连 接在一起。当计数脉冲到来后，应该翻 转的触发器同时翻转。这种计数器称为 并行计数器。
（1）、二进制同步加计数器 a、电路结构：
‘1’ CP
110111 +1 111000
CR & R C1 &
1K
1J
& R C1 &
1K
1J
& R C1 &
3
21
0
3
D2
D1
D0
0000010001
1
00 0 1 0 0 1 0 0 0 1 0
2
00 1 0 0 0 1 1 0 0 1 1
3
00 1 1 0 1ቤተ መጻሕፍቲ ባይዱ0 0 0 1 0 0
4
01 0 0 0 1 0 1 0 1 0 1
5
01 0 1 0 1 1 0 0 1 1 0
6
01 1 0 0 1 1 1 0 1 1 1
根据时序图可知：每个触发器的延时均为1td。因此同步计数器 的工作速度比异步计数器的工作速度快。
同理若使： J0＝K0＝1
J1＝K1＝Q0
J2＝K2＝Q1Q0
J3＝K3＝Q2Q1Q0
则构成同步减1计数器。
（2）、二进制同步可逆计数器
设置一个控制端X，当X为0时作减计数器，当X为1时作加计 数器。
J0＝K0＝1