半导体制造工艺流程_图文

现在主要应用技术:等离子体刻蚀
常见湿法蚀 刻 技 术
腐蚀液
被腐蚀物
H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O: Al
NH4F(40%）=76：3：15：5：0.01
NH4(40%):HF(40%)=7:1
SiO2,PSG
H3PO4(85%)
Si3N4
HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5 Si
曝光方式:紫外线、X射线、电子束、极紫外
蝕刻技術（Etching Technology ）
蝕刻技術（Etching Technology）是將材料使用化學 反應物理撞擊作用而移除的技術。可以分為:
濕蝕刻（wet etching）:濕蝕刻所使用的是化學溶液 ，在經過化學反應之後達到蝕刻的目的.
乾蝕刻（dry etching）:乾蝕刻則是利用一种電漿蝕 刻（plasma etching）。電漿蝕刻中蝕刻的作用，可 能是電漿中离子撞擊晶片表面所產生的物理作用， 或者是電漿中活性自由基（Radical）与晶片表面原 子間的化學反應，甚至也可能是以上兩者的复合作 用。
• 集电极和N型电阻的接触孔,以及外延层的反偏孔。 • Al—N-Si 欧姆接触：ND≥1019cm-3，
P P+
N+-BL
N+
P+ NP -epi
P+
N+-BL
P-SUB
SiO2
去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜 —蚀刻—清洗—去膜—清洗—扩散
第五次光刻—引线接触孔
MOS电容
SiO2 P+
AL
N+ N-epi
P-SUB
Al P+
主要制程介绍
矽晶圓材料（Wafer）
圓晶是制作矽半導體IC所用之矽晶片，狀似圓 形，故稱晶圓。材料是「矽」， IC（ Integrated Circuit）厂用的矽晶片即為 矽晶體，因為整片的矽晶片是單一完整的晶體 ，故又稱為單晶體。但在整體固態晶體內，眾 多小晶體的方向不相，則為复晶體（或多晶體 ）。生成單晶體或多晶體与晶體生長時的溫度 ，速率与雜質都有關系。
物理气相沈積（PVD）
主要是一种物理制程而非化学制程。此技术一般使用氩等 钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后， 可将靶材原子一个个溅击出来，并使被溅击出来的材质（ 通常为铝、钛或其合金）如雪片般沉积在晶圆表面。 PVD以真空、測射、离子化或离子束等方法使純金屬揮發 ，与碳化氫、氮气等气體作用，加熱至400～600℃（約1 ～3小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1 ～10μ m厚之微細粒狀薄膜，
衬底制备 一次氧化 隐埋层光刻 隐埋层扩散
外延淀积
基区光刻
再氧化
隔离扩散
隔离光刻
基区扩散 再分布及氧化 发射区光刻 背面掺金
热氧化 发射区扩散
铝合金
反刻铝
铝淀积
接触孔光刻 再分布及氧化
淀积钝化层 压焊块光刻
中测
横向晶体管刨面图
B
C E
P+
P N
P
P+
P
PNP
第四次光刻—N+发射区扩散孔
• 9。光ⅤI---P+区光刻，P+区注入。形成 PMOS管的源、漏区及P+保护环。
B+
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 10。光Ⅶ---N管场区光刻，N管场区注入 ，形成NMOS的源、漏区及N+保护环。
As 光刻胶
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 7。光Ⅳ---p管场区光刻，p管场区注入， 调节PMOS管的开启电压，生长多晶硅。
B+
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 8。光Ⅴ---多晶硅光刻，形成多晶硅栅及 多晶硅电阻
多晶硅
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
Hale Waihona Puke 化学机械研磨技术• 化学机械研磨技术（化学机器磨光， CMP）兼具有 研磨性物质的机械式研磨与酸碱溶液的化学式研磨 两种作用，可以使晶圆表面达到全面性的平坦化， 以利后续薄膜沉积之进行。 在CMP制程的硬设备中，研磨头被用来将晶圆压在 研磨垫上并带动晶圆旋转，至于研磨垫则以相反的 方向旋转。在进行研磨时，由研磨颗粒所构成的研 浆会被置于晶圆与研磨垫间。影响CMP制程的变量 包括有：研磨头所施的压力与晶圆的平坦度、晶圆 与研磨垫的旋转速度、研浆与研磨颗粒的化学成份 、温度、以及研磨垫的材质与磨损性等等。
KOH(3%~50%)各向异向
Si
NH4OH:H2O2(30%):H2O=1:1:5 HF(49%):H2O=1:100 HF(49%):NH4F(40%)=1:10
Ti ,Co TiSi2
CVD化學气相沉積
是利用热能、电浆放电或紫外光照射等化学 反应的方式，在反应器内将反应物（通常 为气体）生成固态的生成物，并在晶片表 面沉积形成稳定固态薄膜（film）的一种 沉积技术。CVD技术是半导体IC制程中运用 极为广泛的薄膜形成方法，如介电材料（ dielectrics）、导体或半导体等薄膜材料 几乎都能用CVD技术完成。
PVD可分為三种技術：(1)蒸鍍（Evaporation）；(2)分 子束磊晶成長（Molecular Beam Epitaxy；MBE）；(3)濺 鍍（Sputter）
解 离 金 属 电 浆（淘气鬼）物
理气相沉积技术
• 解离金属电浆是最近发展出来的物理气相沉积技术 ，它是在目标区与晶圆之间，利用电浆，针对从目 标区溅击出来的金属原子，在其到达晶圆之前，加 以离子化。离子化这些金属原子的目的是，让这些 原子带有电价，进而使其行进方向受到控制，让这 些原子得以垂直的方向往晶圆行进，就像电浆蚀刻 及化学气相沉积制程。这样做可以让这些金属原子 针对极窄、极深的结构进行沟填，以形成极均匀的 表层，尤其是在最底层的部份。
Si3N4
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 5。光III---N管场区光刻，N管场区注入 ，以提高场开启，减少闩锁效应及改善 阱的接触。
B+
光刻胶
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 6。光III---N管场区光刻，刻出N管场区 注入孔； N管场区注入。
外延层电阻
SiO2
R
N+
R
P+
P
P+
N-epi
P-SUB
集成电路中电阻5
MOS中多晶硅电阻
多晶硅
SiO2
氧化层
Si
其它：MOS管电阻
集成电路中电容1
SiO2 P+
A-
N+E P+-I
N+-BL P-SUB
B+
A-
B+
N P+ Cjs
发射区扩散层—隔离层—隐埋层扩散层PN电容
集成电路中电容2
N+
双极型集成电路 中等速度、驱动能力强、模拟精度高、功耗比 较大 CMOS集成电路
低的静态功耗、宽的电源电压范围、宽的输出电压幅 度（无阈值损失），具有高速度、高密度潜力；可与 TTL电路兼容。电流驱动能力低
半导体制造环境要求
• 主要污染源：微尘颗粒、中金属离子、有 机物残留物和钠离子等轻金属例子。
制程监控
量测芯片内次微米电路之微距，以确保制程 之正确性。一般而言，只有在微影图案（照 相平版印刷的patterning）与后续之蚀刻 制程执行后，才会进行微距的量测。
光罩检测（Retical检查）
• 光罩是高精密度的石英平板，是用来制作晶圆上电子 电路图像，以利集成电路的制作。光罩必须是完美无 缺，才能呈现完整的电路图像，否则不完整的图像会 被复制到晶圆上。光罩检测机台则是结合影像扫描技 术与先进的影像处理技术，捕捉图像上的缺失。 当晶 圆从一个制程往下个制程进行时，图案晶圆检测系统 可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断 线、短路、以及其它各式各样的问题。此外，对已印 有电路图案的图案晶圆成品而言，则需要进行深次微 米范围之瑕疵检测。 一般来说，图案晶圆检测系统系 以白光或雷射光来照射晶圆表面。再由一或多组侦测 器接收自晶圆表面绕射出来的光线，并将该影像交由 高功能软件进行底层图案消除，以辨识并发现瑕疵。
三、IC构装制程
• IC構裝製程（Packaging）：利用塑膠 或陶瓷包裝晶粒與配線以成積體電路
• 目的：是為了製造出所生產的電路的保 護層，避免電路受到機械性刮傷或是高 溫破壞。
半导体制造工艺分类
MOS型
双极型
PMOS型 NMOS型 CMOS型 饱和型
非饱和型
BiMOS TTL I2L ECL/CML
SiO2
N-Si
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 2。阱区注入及推进，形成阱区
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 3。去除SiO2，长薄氧，长Si3N4 Si3N4
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 4。光II---有源区光刻
• 超净间：洁净等级主要由 微尘颗粒数/m3
0.1um I级 35 10 级 350 100级 NA 1000级 NA
0.2um 0.3um 7.5 3 75 30 750 300