五、 嵌入式硬件平台设计

JTAG(Joint Test Action Group，联合测试行动小组)是一种国际标准 测试协议，主要用于芯片内部测试及对系统进行仿真、调试。 JTAG技术是一种嵌入式调试技术，它在芯片内部封装了专门的测试电 路TAP（Test Access Port，测试访问口），通过专用的JTAG测试工具对内 部节点进行测试。 目前大多数比较复杂的器件都支持JTAG协议，如ARM、DSP、FPGA器件 等。 标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为测试模式选择、 测试时钟、测试数据输入和测试数据输出。 JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链， 能实现对各个器件分别测试。JTAG接口还常用于实现ISP（In-System Programmable在系统编程）功能，如对FLASH器件进行编程等。 通过JTAG接口，可对芯片内部的所有部件进行访问，因而是开发调试 嵌入式系统的一种简洁高效的手段。目前JTAG接口的连接有两种标准，即14 针接口和20针接口。
DC3.3V
滤波电路
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系统的硬件选型及电路设计
晶振电路设计
晶振电路用于向CPU及其他电路提供工作时钟。在该系统中， S3C44B0X使用无源晶振，晶振的接法如下图所示：
系统时钟PLL 的滤波电容 (700pF左右) 系统时钟晶体 电路的输入信 号 系统时钟晶体 电路的输出信 号
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系统的硬件选型及电路设计
S3C44B0X内部结构图
8
S3C44B0X概述
S3C44B0X片上资源
ARM7TDMI核、工作频率66MHz； 8KB Cache，外部存储器控制器； LCD控制器； 4个DMA通道； 2通道UART、1个多主I2C总线控制器、1个IIS总线控制器； 5通道PWM定时器及一个内部定时器； 71个通用I/O口； 8个外部中断源； 8通道10位ADC；
机 械 /结 构 设 计
硬件设计
软件设计
系统集成
系统测试
产品
3
嵌入式系统体系结构设计
嵌入式系统的开发步骤
系统需求分析：确定设计任务和目标，并提炼出设 计规格说明书，作为正式设计指导和验收的标准。系统 的需求一般分功能性需求和非功能性需求两方面。功能 性需求是系统的基本功能，如输入输出信号、操作方式 等；非功能需求包括系统性能、成本、功耗、体积、重 量等因素。 体系结构设计：描述系统如何实现所述的功能和非 功能需求，包括对硬件、软件和执行装置的功能划分以 及系统的软件、硬件选型等。一个好的体系结构是设计 成功与否的关键。
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系统的硬件选型及电路设计
SDRAM接口电路设计－SDRAM选型
目前常用的SDRAM为8位/16位的数据宽度，工作电压一般为 3.3V。主要的生产厂商为HYUNDAI、Winbond等。他们生产的同 型器件一般具有相同的电气特性和封装形式，可通用。 本系统中使用Winbond的W986416DH。
19

S3C44B0X概述
S3C44B0X的引脚信号描述 － IIC-BUS控制信号
20
S3C44B0X概述
S3C44B0X的引脚信号描述 － IIS-BUS控制信号
21
S3C44B0X概述
S3C44B0X的引脚信号描述 － SIO控制信号
22
S3C44B0X概述
S3C44B0X的引脚信号描述 － ADC
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S3C44B0X概述
S3C44B0X的引脚信号描述 － GPIO
24
S3C44B0X概述
S3C44B0X的引脚信号描述 － 复位和时钟信号
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S3C44B0X概述
S3C44B0X的引脚信号描述 － JTAG测试逻辑
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S3C44B0X概述
S3C44B0X的引脚信号描述 － 电源
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S3C44B0X概述
W986416DH存储容量为4组×16M位（8M字节），工作电压为 3.3V，常见封装为54脚TSOP，兼容LVTTL接口，支持自动刷新 （Auto-Refresh）和自刷新（Self-Refresh），16位数据宽度。
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系统的硬件选型及电路设计
SDRAM接口电路设计－W986416DH引脚分布
5
嵌入式系统体系结构设计
某JX44B0系统的硬件组成
本讲将以某公司生产的JX44B0教学系统为原型，详 细分析系统的硬件设计步骤、实现细节以及调试技巧等。
LCD 显示 及触摸屏
4 MB Flash(BIOS)
基于 ARM7TDMI的 32位 微 处 理 S3C44B0X 器 Samsung S3C44B0X
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系统的硬件选型及电路设计
电源电路设计－DC-DC转换芯片
有很多DC-DC转换器可完成到3.3V的转换，如Linear Technology的LT108X系列。常见的型号和对应的电流输出如下： LT1083 LT1084 7.5A 5A
LT1085
LT1086
3A
1.5A
有很多DC-DC转换器可完成到2.5V的转换，常用的如Linear Technology的LT1761。
11
S3C44B0X概述
S3C44B0X的引脚分布图
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S3C44B0X概述
S3C44B0X的引脚信号描述 － 总线控制信号
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S3C44B0X概述
S3C44B0X的引脚信号描述 － DRAM/SDRAM/SRAM
输入
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S3C44B0X概述
S3C44B0X的引脚信号描述 － LCD控制信号
S3C44B0X的存储器映射
特殊功能寄 存器
SROM为ROM或 SRAM
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提纲
第五讲章 嵌入式硬件平台设计
1 嵌入式系统体系结构设计 2
S3C44B0X概述
3 系统的硬件选型及电路设计 4 印刷电路板的设计
5
6
硬件系统的调试
7
29
系统的硬件选型及电路设计
S3C44B0X芯片及引脚分析
S3C44B0X共有160只引脚，采用QFP封装 具有大量的电源和接地引脚，以及地址总线、数据总线 和通用I/O口，以及其他的专用模块如UART、IIC等接口 在硬件系统的设计中，应当注意芯片引脚的类型， S3C44B0X的引脚主要分为三类，即：输入（I）、输出（O）、 输入/输出（I/O） 输出类型的引脚主要用于S3C44B0X对外设的控制或通信， 由S3C44B0X主动发出，这些引脚的连接不会对S3C44B0X自身 的运行有太大的影响 输入/输出类型的引脚主要是S3C44B0X与外设的双向数据 传输通道
4
嵌入式系统体系结构设计
嵌入式系统的开发步骤
硬件/软件协同设计：基于体系结构，对系统的软件、 硬件进行详细设计。为了缩短产品开发周期，设计往往 是并行的。 系统集成：把系统的软件、硬件和执行装置集成在 一起，进行调试，发现并改进单元设计过程中的错误。 系统测试：对设计好的系统进行测试，看其是否满 足规格说明书中给定的功能要求。
软件 硬件
驱动层
BSP/HAL 板极支持包/硬件抽象层
D/A A/D 通用接口 嵌入式 微处理器 ROM SDRAM
硬件层
I/O
人机交互接口
嵌入式系统
串口、并口、 USB、以太网 等
2
LED、LCD、 触摸屏、鼠标、 键盘等
嵌入式系统体系结构设计
嵌入式系统的开发步骤
系统需求分析: 规格说明书
体系结构设计
晶振电路设计
根据S3C44B0X的最高工作频率以及PLL电路的工作方式，选 择10MHz的无源晶振，10MHz的晶振频率经过S3C44B0X片内的PLL 电路倍频后，最高可以达到66MHz。 片内的PLL电路兼有倍频和信号提纯的功能，因此，系统可 以以较低的外部时钟信号获得较高的工作频率，以降低因高速 开关时钟所造成的高频噪声。
提纲
第五讲 嵌入式硬件平台设计
1 嵌入式系统体系结构设计 2
S3C44B0X概述
3 系统的硬件选型及电路设计 4 印刷电路板的设计
5
6
硬件系统的调试
7
1
嵌入式系统体系结构设计
嵌入式系统的软硬件框架
应用层 文件系统 OS层
应用程序 图形用户 接口
实时操作系统( RTOS)
Linux、 uCLinux、 uC/OS-II等
程序大小有限，掉电后无法保存，只能通过JTAG接口调试 程序
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系统的硬件选型及电路设计
SDRAM接口电路设计－SDRAM简介
与Flash存储器相比，SDRAM没有掉电保持数据的特性，但 其存取速度大大高于Flash存储器，且具有读/写的属性，因此， SDRAM在系统中主要用作程序的运行空间，数据及堆栈区。 当系统启动时，CPU首先从复位地址0x0处读取启动代码， 在完成系统的初始化后，程序代码一般应调入SDRAM中运行，以 提高系统的运行速度，同时，系统及用户堆栈、运行数据也都 放在SDRAM中。 SDRAM具有单位空间存储容量大和价格便宜的优点，已广泛 应用在各种嵌入式系统中。SDRAM的存储单元可以理解为一个电 容，总是倾向于放电，为避免数据丢失，必须定时刷新（充 电）。因此，要在系统中使用SDRAM，就要求微处理器具有刷新 控制逻辑，或在系统中另外加入刷新控制逻辑电路。S3C44B0X 在片内具有独立的SDRAM刷新控制逻辑，可方便地与SDRAM接口。
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S3C44B0X概述
S3C44B0X的引脚信号描述 － TIMER/PWM控制信号
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S3C44B0X概述
S3C44B0X的引脚信号描述 －中断控制信号
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S3C44B0X概述
S3C44B0X的引脚信号描述 － DMA控制信号
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S3C44B0X概述
S3C44B0X的引脚信号描述 － UART控制信号
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系统的硬件选型及电路设计
电源电路设计－3.3V
需要使用3.3V的直流稳压电源，系统电源电路如下图所示：
DC-DC转换 芯片LT1086
整流、定向
拨动开关
DC 7.5V 2A 直流电源
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滤波电路
系统的硬件选型及电路设计
电源电路设计－2.5V
需要使用2.5V的直流稳压电源，系统电源电路如下图所示：
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系统的硬件选型及电路设计
JTAG接口电路设计－14针接口及定义
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系统的硬件选型及电路设计
JTAG接口电路设计－20针接口及定义
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系统的硬件选型及电路设计
JTAG接口电路设计－接口电路
必须接上拉 14针接口
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系统的硬件选型及电路设计
S3C44B0X最小系统
S3C44B0X + 电源电路 + 晶振电路 + 复位电路 + JTAG接 口电路可构成真正意义上的最小系统 程序可运行于S3C44B0X内部的8KB RAM中
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系统的硬件选型及电路设计
SDRAM接口电路设计－W986416DH引脚信号描述
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系统的硬件选型及电路设计
SDRAM接口电路设计－SDRAM接口电路
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系统的硬件选型及电路设计
SDRAM接口电路设计－电路说明
一片W986416DH构建16位的SDRAM存储器系统,将其配置到 Bank6，即将S3C44B0X的nGCS6接至两片W986416DH的/CS端。此 时SDRAM地址为0x0c000000-0x0c7fffff。 W986416DH的CLK端接S3C44B0X的SCLK端； W986416DH的CKE端接S3C44B0X的SCKE端； W986416DH的/RAS、/CAS、/WE端分别接S3C44B0X的nSDRAS 端、nSDCAS端、nSDWE端； W986416DH的A12～A0接S3C44B0X的地址总线ADDR<13>～ ADDR<1>； W986416DH的BA1、BA0接S3C44B0X的地址总线ADDR<22>、 ADDR<21>； W986416DH的数据总线接S3C44B0X的数据总线的低16位 XDATA<15>～XDATA<0>；
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系统的硬件选型及电路设计
复位电路设计
采用IMP706看门狗芯片
复位及看门狗功 能是否有效，如 在规定时间内没 果短接则有效 有喂狗，将输出 复位按键，JP2 低电平 短接时才有效
低电平复位
JP2短接后，必须定时 （<1.6S）喂狗，否则将引起 系统复位
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系统的硬件选型及电路设计
JTAG接口电路设计－接口简介

实时时钟（RTC）等。
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S3C44B0X概述
S3C44B0X特性
内核:2.5V， I/O : 3.0 V 到 3.6 V 最高为66MHz 160 LQFP / 160 FBGA
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S3C44B0X概述
S3C44B0X存储系统的特征 支持数据存储的大/小端选择(通过外部引脚和 程序进行选择) 地址空间：具有8个存储体，每个存储体可达 32Mb，总共可达256MB。 对所有存储体的访问大小均可进行改变（8位 ／16位／32位） 8个存储体中，Bank0－Bank5可支持ROM、SRAM； Bank6、Bank7可支持ROM、SRAM和FP／EDO／ SDRAM等。
RS - 232 接 口
音频接口
8MB SDRAM 系统内存
JTAG 调 试 端 口
以太网接口 键盘接口 USB 接口
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提纲
第五讲章 嵌入式硬件平台设计
1 嵌入式系统体系结构设计 2
S3C44B0X概述
3 系统的硬件选型及电路设计 4 印刷电路板的设计
5 硬件系统的调试
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S3C44B0X概述