数字集成电路-组合逻辑门设
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g = 5/3
24 24
D 分支努力
IC
分支努力:
b Con path Coff path Con path
25 25
D 多级网络
IC
N
Delay pi gi fi i 1
每级努力：
hi = gifi
路径电气努力： F = Cout/Cin
路径逻辑努力： G = g1g2…gN
11 11
D 互补 CMOS门静态特性
IC
• 高噪声容限： VOH = Vdd，VOL = GND
• 没有静态功耗： 在稳态，上拉和下拉网络互斥，不
存在Vdd到 GND之间的通路。 • 相近的上升、下降沿延时：在适当的尺寸条件下） • 无比逻辑：逻辑功能与器件尺寸无关； • 低输出阻抗：稳态下，总存在一条到Vdd或者GND 的通路； • 高输入阻抗；稳态输入电流几乎为0 • 传播延迟是负载电容和晶体管电阻的函数
0 -0.5
100
200
300
400 A= 10, B=1
57
时间 [ps]
NMOS = 0.5m/0.25 m
PMOS = 0.75m/0.25 m
CL = 100 fF
15 15
D 晶体管尺寸
IC
Rp
Rp
2A
B2
Rn
CL
2B
2 Rn
Cint
A
Rp 4B
4
Rp
Cint
A
Rn 1
A
Rn
CL
B1
确定尺寸，使得延迟近似等于最小尺寸对称反相器
在任何时刻，门输出是该电路实现的Boolean 函数的值。（忽略开关转换的瞬态效应）
与此相对，动态电路的工作是依靠把信号值暂 时存放在高阻节点电容上。
44
D 互补 CMOS
IC
VDD
In1
上拉网络（PMOS only）：
In2
PUN 当F(In1, In2,…InN)=1时，使F连至Vdd
…
InN F(In1,In2,…InN)
上拉网络中的并联相应于下拉网络中的串联 互补门总是反相的
AND = NAND + INV
99
D 逻辑门
IC
B A
C
D
A D
B
C
NAND门
NOR门
PDN：G=A+B PUN：F=A•B
OUT = D + A • (B + C)
10 10
D 构建复合门
IC
A D
BC
F
SN1
F
A
D
BC
SN4 SN2 SN3
In1
In2
…
PDN 上拉网络（ NMOS only ）：
InN
当F(In1, In2,…InN)=0时，使F连至Vss
Vss PUN 和 PDN 组成的互补逻辑
55
D NMOS 晶体管串/并联
IC
晶体管可以看成是一个由其栅极信号控制的开关。
当栅极控制信号为高时，NMOS开关闭合，为低时断
开。
A X
1.5
1.0
W/Lp = 0.5
0.5
W/Lp = 0.25
0.0
0.0
0.5
W/Lp = 2 W/Lp = 1
1.0
1.5
2.0
2.5
Vin [V]
36 36
D 改良的负载
IC
VDD
Enable
M1 M2
A
B
C
D
M1 >> M2
F CL
自适应负载
37 37
D 改良的负载(2)
IC
VDD
VDD
M1
IC
门延迟 d = p+h
本征延 努力延迟
h=gf
努力延
逻辑努力
等效扇出 = Cout/Cin
逻辑努力是电路拓扑结构的函数，和门尺寸无关 等效扇出 (电气努力) 是外部负载/门尺寸的函数
22 22
D 逻辑努力
IC
在静态CMOS门中，反相器逻辑努力和本征延迟最小 逻辑努力表示一个门与反相器提供相同输出电流时的
– delay 等于0.69 2Rn CL
14 14
D 显示延时与输入有关的例子
IC
压
电
3
输入数据模式 延时
2.5
(psec)
A=B=10
2
A=B=01
69
1.5
A=1, B=1 0
A=1, B=01
62
1
A= 01, B=1 50
0.5
A=1 0, B=1
A=B=10
35
0
A=1, B=10
76
tp = a1FI + a2FI2 + a3FO
并行 串行
20 20
D 优化技术
IC
增加晶体管尺寸 有效前提：扇出电容占支配地位 逐级加大晶体管尺寸(最靠近输出的管子最小能够减小延迟超
过20%)
调整晶体管顺序 逻辑重构 插入隔离扇入和扇出
CL
CL
减小电压摆幅下一级门会更慢！
21 21
D 逻辑门的延时
数字集成电路 ——电路、系统与设计
D IC
第四讲 组合逻辑门设
1
D 内容
IC CMOS逻辑静态、动态特性 传输晶体管、无比逻辑和有比逻辑
如何优化逻辑门的面积、速度、功耗 或稳定性
22
D 组合逻辑和时序逻辑
IC
Combinational
In
Out Combinational
In
Logic
Out
IC
In
1 .5m/ 0.2 5 m
VD D
x
0.5m/0.25m
O ut
0 .5m/ 0.2 5 m
零或者低阈值晶体管
Voltage [V]
3.0
In
Out
2.0
x
1.0
0.0 0
0.5
1
1.5
2
时间 [ns]
42 42
D 单一 NMOS 开关
IC
C = 2.5V
C = 2.5 V
A = 2.5 V
IC
路径努力计算： F = GBH 最佳级数求解： N ~ log4F 每级努力计算： f = F1/N 用级数拟定路径 从起点或者终点计算，求解尺寸:
Cin = Cout*g/f
Reference: Sutherland, Sproull, Harris, “Logical Effort, Morgan-Kaufmann 1999.
Logic
Circuit
Circuit
组合逻辑电路
输出与当前输入信 号间的关系服从某 个布尔表达式
Output = f(In)
State
时序逻辑电路
输出与当前输入 信号及输入信号 以前的值有关 Output = f(In, Previous In)
33
D 静态互补CMOS电路
IC
在所有时间（开关瞬间除外），每个门的输出 通过一条低阻路径和Vdd或者GND连接。
kn
VDD–VTnVOL
– V---O2--L2
= k-2-p--VDD–VTp2
VOL = VDD–VT 1–
1 – k--p-kn
(假定 T = VTn = VTp )
负载和面积减小，但是增加了静态功耗！！！
35 35
D 伪NMOS VTC
IC
Vout [V]
3.0
2.5
2.0
W/Lp = 4
B
C3
(Elmore delay)
C
C2
D
C1
tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
tpHL 传播延迟迅速恶化，在最差情 况下近似呈平方关系增加。
19 19
D 传播延时和扇入/扇出的关系
IC
扇入：平方关系 （由于电阻、电容增加） 扇出：每增加一个扇出门，负载电容CL
增加两个栅电容
27 27
D 级数优化
IC 对于给定负载和给定第一级门输入电容，求 最佳级数及其尺寸
D NH 1/ N Npinv
D H 1/ N ln H 1/ N
N
H 1/ N pinv 0
最佳每 例: 最佳路径
IC
1
b
a
g=1 f=a
g = 5/3 f = b/a
(a（) paul）l-do下wn拉ne网two络rk
（(b)bD）eri通ving过th识e pu别ll-u子p n电etwork 路hsuieb分r-anrec层thsic推ally导by出ide上nti拉fyin网g 络
VDD
VDD
C A
B
D F
A D
BC
（c(）c) c完om整ple的te g门ate
16 16
D 复杂CMOS晶体管尺寸确定
IC
B 86
A 43 C 86
D 46
OUT = D + A • (B + C)
A2 D1
B 2C 2
17 17
D NOR2
IC
4 4
1
1
PMOS迁移率小于NMOS， 避免串联堆叠PMOS器件。 逻辑实现用NAND
18 18
D 扇入情况
IC
A
B
C
D
A
CL 分布式RC模型
AB
X A
当A•B=A+B=1时， Y Y串=联X 组if A合AN导D通B = A + B
当A+B=A•B=1时，
X
B
Y 并Y联=组X i合f A导OR通B = AB
PPMMOOSST晶ra体nsi管sto传rs递pa一ss a个“强str“o1ng””或1弱bu“t0a”“信we号ak” 0
77
分支努力：
B = b1b2…bN
路径努力： H = GFB
路径延迟： D = di = pi + hi
26 26
D 每级门努力优化
IC
当每一级承受相同的努力
hN H hN H
每级努力： g1f1 = g2f2 = … =
每级等效扇出 fi h gi
最小路径延迟
Dˆ gi fi pi NH 1/ N P
BB
A
B
F=A+B
A
B
F=A+B
OR/NOR
BB
A
A
F=AÝ
A
(b)
A
g = 5/3 f = c/b
Effective fanout, F = 5 G = 25/9 H = 125/9 = 13.9 h = 1.93 a = 1.93 b = ha/g2 = 2.23 c = hb/g3 = 5g4/f = 2.59
c
g=1 f = 5/c
5
29 29
D 逻辑努力的方法
B Y
当A•B=1时， 串Y联= X组if 合A a导nd B通
A
当A+B=1时，
X
B
Y
并Y联=组X if合A O导R通B
NNMMOOSST晶ran体sis管tor传s p递ass一a 个“st强ron“g0””0或bu弱t a““1w”e信ak” 1
66
D PMOS晶体管串/并联
IC P当M栅OS极sw控it制ch信clo号ses为w低hen时sw，itPchMcOonStr开ol i关np闭ut合is l。ow
30 30
D
有比逻辑
IC
31
D 有比逻辑
IC
V DD
V DD
Resistive
Load
RL
Depletion Load
VT < 0
F
In 1
In 2
PDN
In 3
V SS (a) resistive load
F
In 1
In 2
PDN
In 3
V SS (b) depletion load NMOS
A = 2.5 V
M2 B
B
Mn
CL
M1
VB 不是被上拉到 2.5V, 而是拉到 2.5V - VTN 阈值电压损失导致静态功
由于体效应NMOS管的阈值比 PMOS管要
43 43
D 互补传输晶体管逻辑
IC
A
A B
传输管网络
B
A
A B
反相传输管网络
B
F
(a)
F
BB
A
B
F=AB
A
B
F=AB
AND/NAND
D 阈值损失
IC
PUN
VDD
S
D
☺
PDN
D
VDD
☺S
0 VDD CL
VDD 0 CL
VDD VGS
VDD
D
S
VGS
S
D
0 VDD - VTn CL
VDD |VTp| CL
88
D 互补CMOS 逻辑类型
IC
根据De Morgan定理，PUP与PDN互为对偶网络 A•B=A+B A+B=A•B
• 响应不对称
• 静态功耗
• tpL= 0.69 RLCL
33 33
D 有效负载
IC
VDD
耗尽型负载
VT < 0
F
In1
In2
PDN
In3
VSS
耗尽型 NMOS负载
VDD PMOS负载
VSS
In1
In2
PDN
In3
VSS
伪NMOS
F
34 34
D 伪NMOS
IC
VDD
F
A BCD
CL
VOH = VDD (与互补 CMOS类似)
12 12
D NAND2 静态特性之VTC曲线
IC
13 13
D 输入向量对延时的影响
IC
Rp
Rp
AB
Rn
CL
B
Rn
Cint
A
延时和输入向量有关
0→1转换
输入A、B都为0
– delay 等于 0.69 Rp/2 CL
只有一个输入为0
– delay 等于 0.69 Rp CL
1→0 转换
输入都为1
V DD
PMOS Load
V SS
F
In 1
In 2
PDN
In 3
V SS (c) pseudo-NMOS
目标：减少互补CMOS电路器件数目
32 32
D 有比逻辑
IC
VDD
负载电阻
RL
In1
In2
PDN
In3
VSS
• N 个晶体管 + Load
• VOH = VDD
• VOL =
RPN
F
RPN + RL
M2
Out
A
A B
PDN1
B
PDN2
VSS
VSS
差分串联电压开关逻辑
24 24
D 分支努力
IC
分支努力:
b Con path Coff path Con path
25 25
D 多级网络
IC
N
Delay pi gi fi i 1
每级努力：
hi = gifi
路径电气努力： F = Cout/Cin
路径逻辑努力： G = g1g2…gN
11 11
D 互补 CMOS门静态特性
IC
• 高噪声容限： VOH = Vdd，VOL = GND
• 没有静态功耗： 在稳态，上拉和下拉网络互斥，不
存在Vdd到 GND之间的通路。 • 相近的上升、下降沿延时：在适当的尺寸条件下） • 无比逻辑：逻辑功能与器件尺寸无关； • 低输出阻抗：稳态下，总存在一条到Vdd或者GND 的通路； • 高输入阻抗；稳态输入电流几乎为0 • 传播延迟是负载电容和晶体管电阻的函数
0 -0.5
100
200
300
400 A= 10, B=1
57
时间 [ps]
NMOS = 0.5m/0.25 m
PMOS = 0.75m/0.25 m
CL = 100 fF
15 15
D 晶体管尺寸
IC
Rp
Rp
2A
B2
Rn
CL
2B
2 Rn
Cint
A
Rp 4B
4
Rp
Cint
A
Rn 1
A
Rn
CL
B1
确定尺寸，使得延迟近似等于最小尺寸对称反相器
在任何时刻，门输出是该电路实现的Boolean 函数的值。（忽略开关转换的瞬态效应）
与此相对，动态电路的工作是依靠把信号值暂 时存放在高阻节点电容上。
44
D 互补 CMOS
IC
VDD
In1
上拉网络（PMOS only）：
In2
PUN 当F(In1, In2,…InN)=1时，使F连至Vdd
…
InN F(In1,In2,…InN)
上拉网络中的并联相应于下拉网络中的串联 互补门总是反相的
AND = NAND + INV
99
D 逻辑门
IC
B A
C
D
A D
B
C
NAND门
NOR门
PDN：G=A+B PUN：F=A•B
OUT = D + A • (B + C)
10 10
D 构建复合门
IC
A D
BC
F
SN1
F
A
D
BC
SN4 SN2 SN3
In1
In2
…
PDN 上拉网络（ NMOS only ）：
InN
当F(In1, In2,…InN)=0时，使F连至Vss
Vss PUN 和 PDN 组成的互补逻辑
55
D NMOS 晶体管串/并联
IC
晶体管可以看成是一个由其栅极信号控制的开关。
当栅极控制信号为高时，NMOS开关闭合，为低时断
开。
A X
1.5
1.0
W/Lp = 0.5
0.5
W/Lp = 0.25
0.0
0.0
0.5
W/Lp = 2 W/Lp = 1
1.0
1.5
2.0
2.5
Vin [V]
36 36
D 改良的负载
IC
VDD
Enable
M1 M2
A
B
C
D
M1 >> M2
F CL
自适应负载
37 37
D 改良的负载(2)
IC
VDD
VDD
M1
IC
门延迟 d = p+h
本征延 努力延迟
h=gf
努力延
逻辑努力
等效扇出 = Cout/Cin
逻辑努力是电路拓扑结构的函数，和门尺寸无关 等效扇出 (电气努力) 是外部负载/门尺寸的函数
22 22
D 逻辑努力
IC
在静态CMOS门中，反相器逻辑努力和本征延迟最小 逻辑努力表示一个门与反相器提供相同输出电流时的
– delay 等于0.69 2Rn CL
14 14
D 显示延时与输入有关的例子
IC
压
电
3
输入数据模式 延时
2.5
(psec)
A=B=10
2
A=B=01
69
1.5
A=1, B=1 0
A=1, B=01
62
1
A= 01, B=1 50
0.5
A=1 0, B=1
A=B=10
35
0
A=1, B=10
76
tp = a1FI + a2FI2 + a3FO
并行 串行
20 20
D 优化技术
IC
增加晶体管尺寸 有效前提：扇出电容占支配地位 逐级加大晶体管尺寸(最靠近输出的管子最小能够减小延迟超
过20%)
调整晶体管顺序 逻辑重构 插入隔离扇入和扇出
CL
CL
减小电压摆幅下一级门会更慢！
21 21
D 逻辑门的延时
数字集成电路 ——电路、系统与设计
D IC
第四讲 组合逻辑门设
1
D 内容
IC CMOS逻辑静态、动态特性 传输晶体管、无比逻辑和有比逻辑
如何优化逻辑门的面积、速度、功耗 或稳定性
22
D 组合逻辑和时序逻辑
IC
Combinational
In
Out Combinational
In
Logic
Out
IC
In
1 .5m/ 0.2 5 m
VD D
x
0.5m/0.25m
O ut
0 .5m/ 0.2 5 m
零或者低阈值晶体管
Voltage [V]
3.0
In
Out
2.0
x
1.0
0.0 0
0.5
1
1.5
2
时间 [ns]
42 42
D 单一 NMOS 开关
IC
C = 2.5V
C = 2.5 V
A = 2.5 V
IC
路径努力计算： F = GBH 最佳级数求解： N ~ log4F 每级努力计算： f = F1/N 用级数拟定路径 从起点或者终点计算，求解尺寸:
Cin = Cout*g/f
Reference: Sutherland, Sproull, Harris, “Logical Effort, Morgan-Kaufmann 1999.
Logic
Circuit
Circuit
组合逻辑电路
输出与当前输入信 号间的关系服从某 个布尔表达式
Output = f(In)
State
时序逻辑电路
输出与当前输入 信号及输入信号 以前的值有关 Output = f(In, Previous In)
33
D 静态互补CMOS电路
IC
在所有时间（开关瞬间除外），每个门的输出 通过一条低阻路径和Vdd或者GND连接。
kn
VDD–VTnVOL
– V---O2--L2
= k-2-p--VDD–VTp2
VOL = VDD–VT 1–
1 – k--p-kn
(假定 T = VTn = VTp )
负载和面积减小，但是增加了静态功耗！！！
35 35
D 伪NMOS VTC
IC
Vout [V]
3.0
2.5
2.0
W/Lp = 4
B
C3
(Elmore delay)
C
C2
D
C1
tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
tpHL 传播延迟迅速恶化，在最差情 况下近似呈平方关系增加。
19 19
D 传播延时和扇入/扇出的关系
IC
扇入：平方关系 （由于电阻、电容增加） 扇出：每增加一个扇出门，负载电容CL
增加两个栅电容
27 27
D 级数优化
IC 对于给定负载和给定第一级门输入电容，求 最佳级数及其尺寸
D NH 1/ N Npinv
D H 1/ N ln H 1/ N
N
H 1/ N pinv 0
最佳每 例: 最佳路径
IC
1
b
a
g=1 f=a
g = 5/3 f = b/a
(a（) paul）l-do下wn拉ne网two络rk
（(b)bD）eri通ving过th识e pu别ll-u子p n电etwork 路hsuieb分r-anrec层thsic推ally导by出ide上nti拉fyin网g 络
VDD
VDD
C A
B
D F
A D
BC
（c(）c) c完om整ple的te g门ate
16 16
D 复杂CMOS晶体管尺寸确定
IC
B 86
A 43 C 86
D 46
OUT = D + A • (B + C)
A2 D1
B 2C 2
17 17
D NOR2
IC
4 4
1
1
PMOS迁移率小于NMOS， 避免串联堆叠PMOS器件。 逻辑实现用NAND
18 18
D 扇入情况
IC
A
B
C
D
A
CL 分布式RC模型
AB
X A
当A•B=A+B=1时， Y Y串=联X 组if A合AN导D通B = A + B
当A+B=A•B=1时，
X
B
Y 并Y联=组X i合f A导OR通B = AB
PPMMOOSST晶ra体nsi管sto传rs递pa一ss a个“强str“o1ng””或1弱bu“t0a”“信we号ak” 0
77
分支努力：
B = b1b2…bN
路径努力： H = GFB
路径延迟： D = di = pi + hi
26 26
D 每级门努力优化
IC
当每一级承受相同的努力
hN H hN H
每级努力： g1f1 = g2f2 = … =
每级等效扇出 fi h gi
最小路径延迟
Dˆ gi fi pi NH 1/ N P
BB
A
B
F=A+B
A
B
F=A+B
OR/NOR
BB
A
A
F=AÝ
A
(b)
A
g = 5/3 f = c/b
Effective fanout, F = 5 G = 25/9 H = 125/9 = 13.9 h = 1.93 a = 1.93 b = ha/g2 = 2.23 c = hb/g3 = 5g4/f = 2.59
c
g=1 f = 5/c
5
29 29
D 逻辑努力的方法
B Y
当A•B=1时， 串Y联= X组if 合A a导nd B通
A
当A+B=1时，
X
B
Y
并Y联=组X if合A O导R通B
NNMMOOSST晶ran体sis管tor传s p递ass一a 个“st强ron“g0””0或bu弱t a““1w”e信ak” 1
66
D PMOS晶体管串/并联
IC P当M栅OS极sw控it制ch信clo号ses为w低hen时sw，itPchMcOonStr开ol i关np闭ut合is l。ow
30 30
D
有比逻辑
IC
31
D 有比逻辑
IC
V DD
V DD
Resistive
Load
RL
Depletion Load
VT < 0
F
In 1
In 2
PDN
In 3
V SS (a) resistive load
F
In 1
In 2
PDN
In 3
V SS (b) depletion load NMOS
A = 2.5 V
M2 B
B
Mn
CL
M1
VB 不是被上拉到 2.5V, 而是拉到 2.5V - VTN 阈值电压损失导致静态功
由于体效应NMOS管的阈值比 PMOS管要
43 43
D 互补传输晶体管逻辑
IC
A
A B
传输管网络
B
A
A B
反相传输管网络
B
F
(a)
F
BB
A
B
F=AB
A
B
F=AB
AND/NAND
D 阈值损失
IC
PUN
VDD
S
D
☺
PDN
D
VDD
☺S
0 VDD CL
VDD 0 CL
VDD VGS
VDD
D
S
VGS
S
D
0 VDD - VTn CL
VDD |VTp| CL
88
D 互补CMOS 逻辑类型
IC
根据De Morgan定理，PUP与PDN互为对偶网络 A•B=A+B A+B=A•B
• 响应不对称
• 静态功耗
• tpL= 0.69 RLCL
33 33
D 有效负载
IC
VDD
耗尽型负载
VT < 0
F
In1
In2
PDN
In3
VSS
耗尽型 NMOS负载
VDD PMOS负载
VSS
In1
In2
PDN
In3
VSS
伪NMOS
F
34 34
D 伪NMOS
IC
VDD
F
A BCD
CL
VOH = VDD (与互补 CMOS类似)
12 12
D NAND2 静态特性之VTC曲线
IC
13 13
D 输入向量对延时的影响
IC
Rp
Rp
AB
Rn
CL
B
Rn
Cint
A
延时和输入向量有关
0→1转换
输入A、B都为0
– delay 等于 0.69 Rp/2 CL
只有一个输入为0
– delay 等于 0.69 Rp CL
1→0 转换
输入都为1
V DD
PMOS Load
V SS
F
In 1
In 2
PDN
In 3
V SS (c) pseudo-NMOS
目标：减少互补CMOS电路器件数目
32 32
D 有比逻辑
IC
VDD
负载电阻
RL
In1
In2
PDN
In3
VSS
• N 个晶体管 + Load
• VOH = VDD
• VOL =
RPN
F
RPN + RL
M2
Out
A
A B
PDN1
B
PDN2
VSS
VSS
差分串联电压开关逻辑