05_时序计算
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课程简介
01-39
案例
课程简介
01-40
课程简介
01-33
CPU to SDRAM时序
CLK
D0 D1 D2
D0 D1 D2
CPU
SDRAM
课程简介
01-34
CPU to SDRAM时序
CLK(CPU) CLK (S DRAM) Data(cycle1) Setup Hold Data(cycle2)
Tclk-ft Tcomax Tflightmax
课程简介
01-15
参数解释
1.数据在PCB板连线上的传输时间Tflight：Tflight和PCB板 材料、走线阻抗、走线拓朴、过孔数、匹配有关。 2.(TCO_CLKA_MIN-TCO_CLKB_MAX) 为时钟芯片CLOCK BUFFER输出时钟CLKA、CLKB之间的最大 相位差，即手册上称的output-output skew 3. (Tflt_CLKA_MIN-Tflt_CLKB_MAX) CLOCK BUFFER芯片输出的两个时钟CLKA、CLKB分别到达 RECEIVER和DRIVER的最大延时差
Tcomin
课程简介
Tflightmin
01-35
CPU to SDRAM时序
Tcomax+ Tflightmax + Tsetup + Tskew+ Tjitter+ Tmargin < Tcycle + Tclk-ft Tcomin + Tflightmin- Tskew -Tmargin >Thold + Tclk-ft
课程简介
01-3
基本概念
同步时序电路：所有的时钟连接在一起，并使触发器同时 翻转，延时固定. 异步时序电路：时钟不连接在一起，触发器不同时翻转， 延时积累。
课程简介
01-4ቤተ መጻሕፍቲ ባይዱ
基本概念
互连设计中时序电路为同步时序电路，在这种电路中信号 传输的实质是：在发送端，用时钟信号从存储器中读出数 据或地址控制信号；在接收端，用时钟信号去锁存数据或 地址控制信号。 存储器和锁存器的实质就是触发器，所以研究触发器的延 时参数和锁存参数是时序分析的关键
Tcomin
课程简介
Tflightmin
01-38
SDRAM to CPU时序
Tcomax+ Tflightmax + Tsetup + Tskew+ Tjitter+ Tmargin < Tcycle - Tclk-ft Tcomin + Tflightmin- Tskew - Tmargin >Thold - Tclk-ft
课程简介
01-36
SDRAM to CPU时序
CLK
D0 D1 D2
D0 D1 D2
CPU
SDRAM
课程简介
01-37
SDRAM to CPU时序
CLK(CPU) CLK(SDRA M) Data(cycle1) Setup Hold
Data(cycle2)
Tclk-ft Tcomax Tflightmax
Tflightmax + Tclk-ft < Tcycle -Tcomax-Tsetup- Tskew - Tjitter - Tmargin Tflightmin + Tclk-ft >Thold -Tcomin+ Tskew + Tmargin Tcomax ， Tcomin ：SDRAM Tsetup，Thold：CPU
Tflightmax - Tclk-ft < Tcycle -Tcomax-Tsetup- Tskew - Tjitter - Tmargin Tflightmin - Tclk-ft >Thold -Tcomin+ Tskew+ Tmargin Tcomax ， Tcomin ：CPU Tsetup，Thold：SDRAM
课程简介
01-13
建立时间时序分析
要满足数据的建立时间则必须有 ： TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0
课程简介
01-14
建立时间时序分析
展开并考虑时钟的抖动Tjitter等因素整理后得到 ： TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+ (Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX -Tflt_DATA_SETTLE_DELAY_MAX-Tjitter- Tsetup- Tmargin>0
外同步时序系统
很多早期的时钟方案是这一种，比如PCI总线。时钟由时钟 发生器出来，分别给驱动器和接收器。 这种时钟方案的缺点是不能跑太高的频率,最小时钟周期受 限于最大传输延迟。
课程简介
01-8
外同步时序系统
1 4
2
Tco
3
Flight Time
D0 D1 D2
D0 D1 D2
Driver
课程简介
课程简介
01-30
保持时间时序分析
课程简介
01-31
Limiting Factors for Common Clock Bus Speeds
Design Factor Bus Length Device delay (Tco) Receiver setup / hold Differences in device speed (fast, slow) Timing Requirement 2ns / foot ~2-3 ns ~1-2 ns ~ 1 ns
Receiver
01-9
Setup Hold
Clock Driver
时序示意图
Driver CLK Data(cycle2) Receiver CLK Data(cycle1) Setup Hold
Tskew Tcomax
Tflightmax Tjitter Tcomin Tflightmin
课程简介
中国电子学会
高速电路信号完整性 分析与设计—时序计算
2008-08-08
基本概念
引入：在数字电路中，从一个芯片发信息A到另一个芯片变 成信息B，那么这个数字系统失败；如何保证信息不变？关 键点，就是在传输过程的任意点都保持时序的正确性。
课程简介
01-2
基本概念
时序概念：在数字电路中表达一种信息状态的一组数字 信号的相位关系。 应用环境：数字电路 电路组成部件：CPU、存储器、逻辑器件
课程简介
01-19
参数解释
课程简介
01-20
参数解释
4. Tflt_DATA_SETTLE_DELAY_MAX
课程简介
01-21
参数解释
课程简介
01-22
保持时间时序分析
为了成功地将数据锁存到器件内部，数据信号必须在 接收芯片的输入端保持足够长时间有效以确保信号正 确无误地被时钟采样锁存，这段时间称为保持时间
01-10
外同步时序计算模型
课程简介
01-11
建立时间时序分析
第一个时钟边沿有效到数据到达RECEIVER输入端的总延时为 ： TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA
课程简介
01-12
建立时间时序分析
接收时钟CLKA下一个周期的总延时 ： TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA
课程简介
01-16
参数解释
4. 接收端要求数据的建立时间Tsetup、保持时间 Thold。 5. Tjitter主要指由于时钟驱动器中锁相环不稳定 而引起的不同时钟周期之间的偏差； 6.Tskew是指时钟传输到不同的器件时由于信号所 经过的路径不同而引起的偏差； 7.Tmargin是留给串扰以及其它难以预料因素的时 序余量。
课程简介
01-17
参数解释
Clock Driver Load 1 Load 2
1 2
skew
产生Skew原因：时钟分配器产生；时钟线走 线不等长。
产生jitter原因：时钟源产生或时钟驱动器内 部PLL不稳定产生相位差。 jitter
课程简介
01-18
参数解释
3. TCO_DATA是指在一定的测试负载和测试条件下，从时钟 触发开始到数据出现在输出端口并到达测试电压Vmeas（或 VREF）阈值的时间间隔，TCO_DATA的大小与芯片内部逻辑延 时、缓冲器OUTPUT BUFFER特性、输出负载情况都有直接 关系，TCO可在芯片数据手册中查得。 根据器件的工作温度和电压，器件厂商一般给出两个Tco 时间，即Tco的最大值Tcomax和最小时间Tcomin。Tcomax 一般对应着器件工作于最高温度、所加电压最小； Tcomin一般对应着器件工作于最低温度、所加电压最大 。
课程简介
01-5
时序电路基本模式
时序电路基本模式： 外同步模式如PCI总线 源同步模式如DDR总线
课程简介
01-6
外同步时序系统
时钟同步信号是采用公共时钟进行数据传输的信号，数据 传输与公共时钟同步，每一次数据传输必须在一个时钟周 期内完成，时钟同步模式是最为常见的数据传输方式。
课程简介
01-7
课程简介
01-23
保持时间时序分析
课程简介
01-24
保持时间时序分析
时序关系图中，可以得到时钟CLKA的延时： TCLKA_DELAY=TCO_CLKA+Tflt_CLKA 数据延时 ： TDATA_DELAY= TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY
课程简介
01-25
保持时间时序分析
课程简介
01-26
保持时间时序分析
要满足数据的保持时间，则必须有 ： TDATA_DELAY_MIN-TCLKA_DELAY_MAX -Thold-Tmargin>0
课程简介
01-27
保持时间时序分析
(TCO_CLKB_MIN-TCO_CLKA_MAX)+ (Tflt_CLKB_MIN-Tflt_CLKA_MAX)+ TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN - Thold-Tmargin -Tjitter>0
课程简介
01-28
保持时间时序分析
第一个括号内的部分仍然是时钟芯片CLOCK BUFFER输出时钟之间的最大相位差； 第二个括号内的部分继续可以理解为时钟芯片输出的两个时钟CLKA、CLKB分别到 达RECEIVER和DRIVER的最大延时差。
课程简介
01-29
保持时间时序分析
Tflt_DATA_SWITCH_DELAY
Common clock design is typically limits bus speeds <= 100 MHz
01-32
课程简介
源同步时序分析
时钟选通信号CLK由驱动芯片伴随发送数据一起发送， 它并不象公共时钟同步那样采用独立的时钟源。在源 同步数据收发中，数据首先发向接收端，经稍短时间 后选通时钟再发向接收端用于采样锁存这批数据
01-39
案例
课程简介
01-40
课程简介
01-33
CPU to SDRAM时序
CLK
D0 D1 D2
D0 D1 D2
CPU
SDRAM
课程简介
01-34
CPU to SDRAM时序
CLK(CPU) CLK (S DRAM) Data(cycle1) Setup Hold Data(cycle2)
Tclk-ft Tcomax Tflightmax
课程简介
01-15
参数解释
1.数据在PCB板连线上的传输时间Tflight：Tflight和PCB板 材料、走线阻抗、走线拓朴、过孔数、匹配有关。 2.(TCO_CLKA_MIN-TCO_CLKB_MAX) 为时钟芯片CLOCK BUFFER输出时钟CLKA、CLKB之间的最大 相位差，即手册上称的output-output skew 3. (Tflt_CLKA_MIN-Tflt_CLKB_MAX) CLOCK BUFFER芯片输出的两个时钟CLKA、CLKB分别到达 RECEIVER和DRIVER的最大延时差
Tcomin
课程简介
Tflightmin
01-35
CPU to SDRAM时序
Tcomax+ Tflightmax + Tsetup + Tskew+ Tjitter+ Tmargin < Tcycle + Tclk-ft Tcomin + Tflightmin- Tskew -Tmargin >Thold + Tclk-ft
课程简介
01-3
基本概念
同步时序电路：所有的时钟连接在一起，并使触发器同时 翻转，延时固定. 异步时序电路：时钟不连接在一起，触发器不同时翻转， 延时积累。
课程简介
01-4ቤተ መጻሕፍቲ ባይዱ
基本概念
互连设计中时序电路为同步时序电路，在这种电路中信号 传输的实质是：在发送端，用时钟信号从存储器中读出数 据或地址控制信号；在接收端，用时钟信号去锁存数据或 地址控制信号。 存储器和锁存器的实质就是触发器，所以研究触发器的延 时参数和锁存参数是时序分析的关键
Tcomin
课程简介
Tflightmin
01-38
SDRAM to CPU时序
Tcomax+ Tflightmax + Tsetup + Tskew+ Tjitter+ Tmargin < Tcycle - Tclk-ft Tcomin + Tflightmin- Tskew - Tmargin >Thold - Tclk-ft
课程简介
01-36
SDRAM to CPU时序
CLK
D0 D1 D2
D0 D1 D2
CPU
SDRAM
课程简介
01-37
SDRAM to CPU时序
CLK(CPU) CLK(SDRA M) Data(cycle1) Setup Hold
Data(cycle2)
Tclk-ft Tcomax Tflightmax
Tflightmax + Tclk-ft < Tcycle -Tcomax-Tsetup- Tskew - Tjitter - Tmargin Tflightmin + Tclk-ft >Thold -Tcomin+ Tskew + Tmargin Tcomax ， Tcomin ：SDRAM Tsetup，Thold：CPU
Tflightmax - Tclk-ft < Tcycle -Tcomax-Tsetup- Tskew - Tjitter - Tmargin Tflightmin - Tclk-ft >Thold -Tcomin+ Tskew+ Tmargin Tcomax ， Tcomin ：CPU Tsetup，Thold：SDRAM
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01-13
建立时间时序分析
要满足数据的建立时间则必须有 ： TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0
课程简介
01-14
建立时间时序分析
展开并考虑时钟的抖动Tjitter等因素整理后得到 ： TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+ (Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX -Tflt_DATA_SETTLE_DELAY_MAX-Tjitter- Tsetup- Tmargin>0
外同步时序系统
很多早期的时钟方案是这一种，比如PCI总线。时钟由时钟 发生器出来，分别给驱动器和接收器。 这种时钟方案的缺点是不能跑太高的频率,最小时钟周期受 限于最大传输延迟。
课程简介
01-8
外同步时序系统
1 4
2
Tco
3
Flight Time
D0 D1 D2
D0 D1 D2
Driver
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01-30
保持时间时序分析
课程简介
01-31
Limiting Factors for Common Clock Bus Speeds
Design Factor Bus Length Device delay (Tco) Receiver setup / hold Differences in device speed (fast, slow) Timing Requirement 2ns / foot ~2-3 ns ~1-2 ns ~ 1 ns
Receiver
01-9
Setup Hold
Clock Driver
时序示意图
Driver CLK Data(cycle2) Receiver CLK Data(cycle1) Setup Hold
Tskew Tcomax
Tflightmax Tjitter Tcomin Tflightmin
课程简介
中国电子学会
高速电路信号完整性 分析与设计—时序计算
2008-08-08
基本概念
引入：在数字电路中，从一个芯片发信息A到另一个芯片变 成信息B，那么这个数字系统失败；如何保证信息不变？关 键点，就是在传输过程的任意点都保持时序的正确性。
课程简介
01-2
基本概念
时序概念：在数字电路中表达一种信息状态的一组数字 信号的相位关系。 应用环境：数字电路 电路组成部件：CPU、存储器、逻辑器件
课程简介
01-19
参数解释
课程简介
01-20
参数解释
4. Tflt_DATA_SETTLE_DELAY_MAX
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01-21
参数解释
课程简介
01-22
保持时间时序分析
为了成功地将数据锁存到器件内部，数据信号必须在 接收芯片的输入端保持足够长时间有效以确保信号正 确无误地被时钟采样锁存，这段时间称为保持时间
01-10
外同步时序计算模型
课程简介
01-11
建立时间时序分析
第一个时钟边沿有效到数据到达RECEIVER输入端的总延时为 ： TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA
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01-12
建立时间时序分析
接收时钟CLKA下一个周期的总延时 ： TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA
课程简介
01-16
参数解释
4. 接收端要求数据的建立时间Tsetup、保持时间 Thold。 5. Tjitter主要指由于时钟驱动器中锁相环不稳定 而引起的不同时钟周期之间的偏差； 6.Tskew是指时钟传输到不同的器件时由于信号所 经过的路径不同而引起的偏差； 7.Tmargin是留给串扰以及其它难以预料因素的时 序余量。
课程简介
01-17
参数解释
Clock Driver Load 1 Load 2
1 2
skew
产生Skew原因：时钟分配器产生；时钟线走 线不等长。
产生jitter原因：时钟源产生或时钟驱动器内 部PLL不稳定产生相位差。 jitter
课程简介
01-18
参数解释
3. TCO_DATA是指在一定的测试负载和测试条件下，从时钟 触发开始到数据出现在输出端口并到达测试电压Vmeas（或 VREF）阈值的时间间隔，TCO_DATA的大小与芯片内部逻辑延 时、缓冲器OUTPUT BUFFER特性、输出负载情况都有直接 关系，TCO可在芯片数据手册中查得。 根据器件的工作温度和电压，器件厂商一般给出两个Tco 时间，即Tco的最大值Tcomax和最小时间Tcomin。Tcomax 一般对应着器件工作于最高温度、所加电压最小； Tcomin一般对应着器件工作于最低温度、所加电压最大 。
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01-5
时序电路基本模式
时序电路基本模式： 外同步模式如PCI总线 源同步模式如DDR总线
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01-6
外同步时序系统
时钟同步信号是采用公共时钟进行数据传输的信号，数据 传输与公共时钟同步，每一次数据传输必须在一个时钟周 期内完成，时钟同步模式是最为常见的数据传输方式。
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01-7
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01-23
保持时间时序分析
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01-24
保持时间时序分析
时序关系图中，可以得到时钟CLKA的延时： TCLKA_DELAY=TCO_CLKA+Tflt_CLKA 数据延时 ： TDATA_DELAY= TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY
课程简介
01-25
保持时间时序分析
课程简介
01-26
保持时间时序分析
要满足数据的保持时间，则必须有 ： TDATA_DELAY_MIN-TCLKA_DELAY_MAX -Thold-Tmargin>0
课程简介
01-27
保持时间时序分析
(TCO_CLKB_MIN-TCO_CLKA_MAX)+ (Tflt_CLKB_MIN-Tflt_CLKA_MAX)+ TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN - Thold-Tmargin -Tjitter>0
课程简介
01-28
保持时间时序分析
第一个括号内的部分仍然是时钟芯片CLOCK BUFFER输出时钟之间的最大相位差； 第二个括号内的部分继续可以理解为时钟芯片输出的两个时钟CLKA、CLKB分别到 达RECEIVER和DRIVER的最大延时差。
课程简介
01-29
保持时间时序分析
Tflt_DATA_SWITCH_DELAY
Common clock design is typically limits bus speeds <= 100 MHz
01-32
课程简介
源同步时序分析
时钟选通信号CLK由驱动芯片伴随发送数据一起发送， 它并不象公共时钟同步那样采用独立的时钟源。在源 同步数据收发中，数据首先发向接收端，经稍短时间 后选通时钟再发向接收端用于采样锁存这批数据