微机接口ppt课件第2章 8086与80x86系列微处理器

NMI：不可屏蔽中断请求信号，输入，上升 沿触发，不受IF状态的影响，也不能用软 件屏蔽。
当该信号有效时，则执行完当前指令后立 即响应中断。
NMI是一种比INTR高级的中断请求。
CLK：时钟信号，输入，为8086CPU提供主 时钟信号。
要求时钟周期的高电平、低电平之比为1： 2。
从外部看，8086CPU具有40条引脚， 采用双列直插式的封装形式，如图2-1所 示；
受引脚数量的限制，8086CPU采用了分 时复用地址/数据总线和地址/状态总线。
所谓分时复用是指，在不同的时钟周期， 用相同的引脚输出不同的信号。
通过将MN/MX接高电平或地，可使 CPU工作在最小模式或最大模式下。
提供了16位双向数据总线和20位地 址总线，负责执行所有对外部总线 的操作。
BIU的主要功能是：
① 负责从内存单元中取出指令并送到 指令队列中，等待EU去执行；
② 负责从指定内存单元或I/O端口中 取数据送给EU去执行，或者将EU的 操作结果送到指定的内存单元或I/O 端口中。
BIU由以下几部分组成：
段基址的偏移量来表示，这个偏移量称为段内偏 移地址或有效地址（EA），其格式为：
段基址：偏移地址
物理地址的计算方法为：16位段基址左 移4位，右端补0，然后与16位偏移地址 相加，如图2-6所示
即：物理地址=段基址×24+偏移地址。
3．段寄存器的使用
CPU在对存储器进行访问时，必须预先将段基址加 载到段寄存器中。8086CPU中有四个段寄存器，分 别是CS、DS、SS和ES，它们的作用分别是：
指针寄存器：两个16位指针SP和BP，与 堆栈段寄存器SS配合使用，用于存放当 前堆栈段中某个单元的偏移量。
变址寄存器：两个16位变址寄存器SI和 DI，与数据段寄存器DS配合使用，用于 存放当前数据段中某个单元的偏移量。
算术逻辑单元（ALU）：16位运算器，用 于进行算术、逻辑运算，也可以按指令 计算操作数在内存单元中的偏移地址。
最小模式是单机系统，系统中所需的控 制信号全部由8086CPU本身直接产生；
最大模式可以构成多处理机系统，系统 所需的控制信号由总线控制器提供。
在不同模式下，8086 CPU的第 24~31 引脚的定义是不同的，下面会详细解释。
1．地址/数据总线
AD15~AD0为双向、三态地址/数据总线 这16条引脚采用分时复用方式，具有传送地
址信息和传送数据信息的双重功能，两个过 程分开进行。 在 使读用写，操用作来总输线 出周 要期 访的 问存T1储状单态元作或为I地/址O端总口线 的低16位地址A15~A0； 在总线周期的其他T状态作为双向数据总线使 用，用来传送与存储器或I/O设备交换所需 要的16位数据D15~D0。
2．地址/状态总线
个20位的地址（即5位的十六进制地址）， 称为存储单元的物理地址，范围是 00000H~FFFFFH。
相邻两个存储单元可以存放一个字，字中 的每个字节对应一个地址。其中，低字节 （低8位）存放在低地址单元中，高字节 （高8位）存放在高地址单元中。我们把低 字节存放的存储单元的地址称为字的地址。
例如，图2-5表示的是将一个字1234H存入 地址为1000H的单元中。
2．存储器分段与物理地址的形成
将1MB存储空间划分成若干个独立的逻辑段 每个逻辑段最大不超过64KB 段起始地址（段基址）为段寄存器内容×16，相
当于段寄存器内容左移4位 某一段内一个存储单元的地址，就可以用相对于
【本章内容提要】
掌握8086/8088CPU的引脚定义、内部 结构和功能
掌握CPU对内存、I/O的管理方法 掌握8086两种系统的构成 了解总线周期的基本概念及典型总线操
作时序 简要了解新型微处理器和主板 简要了解微型计算机常用系统总线
2.1 8086微处理器概览
2.1.1 引脚定义与功能
HOLD：总线请求信号，输入，用来向 CPU请求总线使用权，高电平有效。
HLDA：总线响应信号，输出，是对总 线请求信号的响应，高电平有效。当CPU 同意让出总线使用权时发出该信号。
Acknowledge
5．最大模式下的引脚信号 （24~31）
QS1和QS0：指令队列状态信号，输出， 用来反映指令队列当前状态，如表2-3所 示。
DT/R：数据收发信号，三态输出，控制 数据的传送方向。
该信号为高电平时表示发送数据；低电平 时表示接收数据
M/IO：三态输出，用来区分是存储器访 问还是I/O访问。
该信号为高电平时表示存储器访问；低电 平时表示I/O访问。
WR：写信号，三态输出，低电平有效。
该信号为低电平时表示CPU正在执行写操 作。此外，至于是存储器写还是I/O写取 决于M/IO。
READY：准备就绪信号，输入，来自被访问 存储器或I/O端口的响应信号，高电平有效。
该信号为高电平时表示要访问的存储器或 I/O端口准备就绪，将在下一个时钟周期内 完成数据传送；否则，表示存储器或I/O端 口未准备就绪，将插入一个或多个等待周期 直到READAY为高电平为止。
RESET：复位信号，输入，高电平有效。
S2、S1、S0：总线周期状态信号，三态输出， 在总线周期的T4、T1和T2状态期间有效，其
编码功能如表2-4所示。来自 LOCK：总线锁定信号，三态输出，低 电平有效。
该信号为低电平时，总线被锁定，外部 的总线主控设备不能占用总线。
在 指 令 的 前 面 加 前 缀 LOCK ， 就 会 产 生 LOCK信号，直到这条指令结束为止。
RD：读信号，三态输出，低电平有效。 该信号为低电平时表示当前CPU正在对存 储器或I/O端口进行读操作。而具体是对 存储器还是对I/O端口读取数据，取决于 M/IO信号
TEST：测试信号，输入，低电平有效。
当CPU执行WAIT指令时，每隔5个时钟周 期对TEST进行一次测试。
该信号为高电平时，则CPU处于等待状态； 变为低电平时，等待状态结束，继续执 行被暂停的指令。
ALE：地址锁存信号，输出，用来将地址/ 数据、地址/状态总线上的地址信号锁存到 地址锁存器中，高电平有效。
该信号为高电平时，利用它的下降沿将地 址锁存在地址锁存器中。
DEN：数据允许信号，三态输出，低电 平有效。
该信号为低电平时表示允许输出数据。 最小模式下用作数据收发器的选通信号。
标志位寄存器（FR）：16位标志位寄存 器FR，共有9个标志位，如图2-4所示， 其中6个是状态标志位，3个是控制标志 位，用于反映CPU运行过程中的某些状态 特征。
暂存器：协助ALU完成运算，暂存参加运 算的数据。
EU控制器：负责从ALU指令队列中获取指 令，经过分析译码，发出相应的控制命 令。
CF=1：最高位产生借位； PF=0：1的个数为奇数个； AF=0：低4位没有向高4位产生借位或进位； ZF=0：结果不为0； SF=1：运算结果为负； OF=1：126-（-5）=+131，超过了+127，产生溢出，所以运算结果不正
确。
2.1.3 对存储器的管理
CPU是通过总线来管理存储器的。具体来 说，
A19/S6、A18/S5、A17/S4和A16/S3为三态地 址/状态总线，采用分时复用方式，具有传送 地址信息和传送状态信息的双重功能，两个 过程分开进行。
在读写操作总线周期的T1状态用来输出高4位 地址A19~A16（I/O端口输入输出操作时不用， 全为低电平）；
在总线周期的其它T状态用来输出状态信息。
表示使用高8位数据线AD15~AD8；否则， 只使用低8位数据线AD7~AD0。 3、在总线的其他T状态输出状态信息。 4、BHE和A0组合起来表示的功能如表2-2所 示。
MN/MX ： 工 作 方 式 控 制 信 号 ， 输 入 。 MN/MX接高电平表示CPU工作于最小模式， 接地表示CPU工作于最大模式。
1. CPU通过地址总线的编码对存储器寻址； 2. 通过控制总线中的读控制和写控制信号控
制信息的读出和写入； 3. 数据总线则是读出和写入信息的传递通道。
1．存储器组织
8086CPU具有20条地址总线，它的直接寻 址能力为1MB（220）。
存储器以一个字节作为一个存储单元； 每个存储单元（即每个字节）都有唯一一
8086可以使用的时钟频率因不同的芯片而 不同，8086-1为10MHz，8086-2为8MHz。
VCC和GND：电源引脚VCC接高电平 （+5V±0.5V），两个GND引脚接地。
4．最小模式下的引脚信号 （24~31）
INTA：中断响应信号，输出，低电平有 效。
该信号从T2开始有效，表示CPU响应了外 部发来的INTR信号。在中断响应总线周 期，它可作为选通信号。
作数的内存单元地址的16位偏移地址； ⑤ 将数据传送到BIU，或者接收BIU传送来
的数据。
EU由以下几部分组成：
数据寄存器：4个16位数据寄存器AX、BX、 CX和DX，主要用于存放运算过程中的数据 或地址。
4个16位数据寄存器也可以作为8个8位数据 寄存器使用，其中AH、BH、CH和DH用于存 放高字节，AL、BL、CL和DL用于存放低字 节。
例如：LOCK DEC DWORD PTR DS:[DX-8]
RQ/GT0和RQ/GT1：总线请求输入/允许 输出信号，双向，三态。
用来供外部主控设备请求并得到总线控 制权，低电平有效。
当该信号为输入时，表示其他主控者向 CPU请求使用总线；为输出时，表示CPU 对总线请求的响应信号。
S6：指示CPU当前是否连在总线上。S6=0 表示CPU当前连在总线上。