锁相环相位噪声与环路带宽的关系分析

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锁相环电路的设计及相位噪声分析

和响应速度之间折衷考虑，相位裕度越大，系统越稳定，但是响应速度变慢。

这里取相位裕度为６０度。

同样的，这两个环路参数是估计出来的，在实际电路中仍然需要多次考虑。

最后根据上面的两个环路参数，利用第二章第六节的公式２－２２到２－２４可以计算出低通滤波器的电阻和电容的值大约为：Ｒ２＝１２Ｋ，Ｃ２＝１３８ＰＦ，ＣＩ＝１ＩＰＦ。

根据以上估算的参数可以将锁相环系统的幅频和相频特性曲线画出，如图４．２所示。

图４－２ＰＬＬ的幅频与相频特性曲线４．３锁相环系统级模型４．３．１Ｍａｔｌａｂ构造数学模型Ｍａｕａｂ是ＭａｔｈＷｏｒｋｓ公司开发的具有强大科学运算功能的数学工具，其中的软件包－－Ｓｉｍｕｌｉｎｋ是专门用于数学建模的工具。

通过建立锁相环系统的线性模型，如图４—３所示，分别建立环路中每个模块的传输函数，然后设置输入输出点。

该线性模型不仅可以分析系统的冲击响应和阶跃响应，还可以分析零极点与波特图。

冲击响应和阶越响应的模拟结果如图４－４所示，此模型可以很方便的修改参数，仿真速度非常快，模拟结果也非常直观，对于理解二阶系统的特性非常有帮助。

ｔ№啦＊血瞻呻目删ｅ，ｒａ口ａａｐ蝌ｍ鼬ｒｔｒａｒｔｉｍ＇哥缸眦ｈ恤啪蚓ｏｆ恤ＶＣＯ图４－３Ｍａｔｌａｂ建立ＰＬＬ的线性模型图４—４ＰＬＬ的阶跃响应与冲击响应４．３．２ＶｅｒｉｌｏｇＡ构造行为级模型ＶｅｒｉｌｏｇＡ语言是Ｖｅｒｉｌｏｇ硬件描述语言的扩展，主要用来描述模拟系统的结构和行为，包括电子，机械，流体力学和热力学系统等㈣。

下面给出ＶｅｒｉｌｏｇＡ描述锁相环的行为级模型，并应用Ｍｉｃａ进行仿真。

首先，以电阻的行为级模型为例，简单的说明一下ＶｅｒｉｌｏｇＡ语言的特点和应用。

、ｉｎｃｌｕｄｅ“ｄｉｓｃｉｐｌｉｎｅｓ．”’’ｉｎｃｌｕｄｅ“ｃｏｎｓｔａｎｔｓ．ｈ，’ｍｏｄｕｌｅｒｅｓ（ａ，ｂ）；ｉｎｏｕｔａ，ｂ；ｅｌｅｃｔｒｉｃａｌａ，ｂ；ｐａｒａｍｅｔｅｒｒｅａｌＲ２１．Ｏ：ａｎａｌｏｇｂｅｇｉｎＩ（ａ，ｂ）＜＋Ｖ（ａ，ｂ）／Ｒ；／／Ａｌｔｅｍａｔｉｖｅ：Ｖ（ａ，ｂ）＜＋Ｉ（ａ，ｂ）４Ｒ；第五章锁相环电路设计及模拟第五章锁相环电路设计及模拟５．１整体设计本章主要是关于锁相环的晶体管级电路的设计，不但详细的分析了电路的结构，而且给出了模拟结构及相关的解释。

锁相频率源混频信号的相位噪声分析

锁相频率源混频信号的相位噪声分析为了研究锁相频率源的混频信号的相位噪声问题，本文将锁相源的相位噪声构成作为基础，构建起两路相关锁相源混频相位噪声近似数学模型，并开展了相关实验。

实验数据表明，模型仿真能够得到与实验一致的结果，可以在很大程度上降低相位噪声估值偏差。

标签：锁相频率源;混频信号;相位噪声1 相位噪声概述通常来讲，信号频率或者相位本身的短期性、随机性起伏是引发相位噪声的主要原因，理想的频率源信号得到的频谱近似直线，数学上一般用带有幅度的Delta函数表示。

而从实际测量的角度，频谱信号两侧可以看到宽度较大的连续分布谱，其形成的原因是热能与其他噪声源随机起伏对于频率信号的调整，这里的连续分布谱实际上就是相位噪声。

假定θ（t）表示噪声形成的调制信号，考虑到相位噪声同样属于较小的信号调制，满足θ（t）《1，可以将频率源信号表示为：（1）公式中，fc表示载波信号，对于公式进行相应的Fourier变换，可以得到（2）这里的S（f）表示S（t）的Fourier頻率谱，Sθ=F（θ（t）），表示相位与频率抖动的功率谱密度。

结合上述公式，参考相位噪声的内涵，可以通过分贝值的形式来对频率源相位噪声进行表示，有（3）公式中，=f-fc，该公式实际上是偏离载波位置1Hz带宽的相位噪声。

调制信号本身属于非平稳性的随机过程，而结合相应的文献研究以及工程实践，可以将其近似看做是平稳的高斯过程，能够得到近乎实际工程值的结果。

设相应的高斯过程θ（t）为N（0，），均值E=0，相位与频率会于载波信号附近抖动。

方差表示为相位噪声的功率，依照上述公式，可以得到相应的公式（4）2 锁相频率源相位噪声结构就目前而言，比较常见的锁相源一般都是有压控振荡器、鉴相器、环路滤波器以及分频器等构成，所有元器件的噪声都会影响最终输出频率的相位噪声，而其中最为关键，最不可避免的，是鉴相器鉴相基底倍频以及参考信号锁相倍频的恶化。

参考公式（4），可以将锁相源相位噪声表示为（5）在公式中，表示锁相源最终输出的相位噪声功率，和分别表示晶振锁相倍频恶化以及鉴相基底倍频恶化后的相位噪声功率，结合上述分析，参照公式（4）和公式（5），可以将相位噪声改写成分贝值的形式，得到锁相源相位噪声计算公式：（6）3 加入混频器后的相位噪声分析理想状态下，混频器的输出包含了两个输入信号的和频与差频，而实际上，混频器具备多个交调分量，不过和频与差频是主要分量。

锁相环相位噪声与环路带宽的关系分析

锁相环相位噪声与环路带宽的关系分析0 引言电荷泵锁相环是闭环系统，系统各个部分都是一个噪声源，各部分噪声的大小不仅与电路本身有关，而且还与环路带宽等因素有关。

因此，设计时必须分析其各频率范围内噪声源影响力的大小，权衡确定环路带宽与各噪声源的相互制约关系。

以下利用锁相环的等效噪声模型，重点分析电荷泵锁相环系统的相位噪声特性，得出系统噪声特性的分布特点以及与环路带宽的关系。

1 电荷泵锁相环的基本原理图1为电荷泵锁相环的示意图，主要由鉴相鉴频器(PFD)、电荷泵、滤波器、压控振荡器(VCO)、分频器等5部分组成，鉴相鉴频器主要用来检测输入信号x(t)与反馈信号xf(t)的频率、相位误差，并产生UP，DOWN信号控制电荷泵的开关。

电荷泵由两个对称的电流源和开关组成。

电荷泵的开关会对滤波器上的电容充放电，电流经过滤波器滤波后滤掉高频信号，在滤波器上产生能调整压控振荡器频率和相位的电压v(t)。

当v(t)上的电压被调整为一个合适的电压值时，xi(t)的频率和相位与x(t)的一致，系统最终处于平衡状态，从而实现对输入信号的跟踪。

2 电荷泵锁相环的噪声模型与相位噪声特性分析电荷泵锁相环的环路等效噪声模型可以用锁相环各子模块附加噪声源表示。

图2给出了带有无源滤波器锁相环噪声源模的型。

设fm为距离调制频率的偏移量，该图中主分频器、参考时钟分频器的均方噪声功率谱密度分别被表示为ψd(fm)和ψrcf(fm)；鉴相鉴频器的相位噪声被表示为ψpd(fm)；晶体振荡器的相位噪声被表示为ψx(fm)；相位噪声源的单位是电荷泵的噪声被等价为电流源inp(fm)(单位：)；滤波器的噪声被等价为电压源Vnf(fm)(单位：的自由振荡噪声被表示为环路输出信号的均方噪声功率谱密度被表示为它是闭环情况下所有噪声源影响的总和。

输出相位噪声功率谱密度可以表示为：式中：ψolp2(fm)为具有低通传输函数的噪声源功率谱密度；ψohp2(fm)为具有高通传输函数的噪声源功率谱密度。

锁相环输出信号相位噪声噪声及杂散特性分析应用实践

锁相环输出信号相位噪声噪声及杂散特性分析应用实践【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。

并以CDMA 1X基站系统中800MHz的FS 单板的锁相环输出信号相位噪声指标进行理论计算。

为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。

【关键词】锁相环设计，相位噪声一、术语和缩略语表格 1 术语和缩略语二、问题的提出锁相环工作原理图，由三部分组成：鉴相器（PFD）、环路滤波器（LPF）和压控晶体振荡器（VCXO），如图0-1所示。

图0-1锁相环原理框图锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。

在本文中以CDMA 1X基站系统中800MHz的FS单板应用为背景，在CDMA基站中不需要跳频，所以调频时间基本不做要求。

输出功率比较好控制，只要调整衰减网络就能保证。

锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素，成为锁相环技术的关键指标项。

在锁相环设计中，相位噪声和杂散成为系统设计主要难点。

三、解决思路相位噪声分析相位噪声主要由VCO、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。

环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声具有低通特性，对于VCO产生的相位噪声具有高通特性。

一般来说环路带宽内的相位噪声主要决定于由鉴频鉴相器、分频器和输入参考信号，环路带宽以外的相位噪声主要决定于VCO，在环路带宽周围，这四部分的噪声影响相当。

所以为了尽量降低输出信号的相位噪声环路滤波器的环路带宽的最佳点是由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声总和与VCO引入的相位噪声相同时的频率。

在实际运用中还礼滤波器的设计是非常重要的。

对于远端相位噪声如100KHz和1MHz处的一般远远高于环路带宽，其相位噪声主要决定于VCO，要保证其指标主要是选择良好的VCO。

相位噪声基础及测试原理和方法

摘要：相位噪声指标对于当前的射频微波系统、移动通信系统、雷达系统等电子系统影响非常明显，将直接影响系统指标的优劣。

该项指标对于系统的研发、设计均具有指导意义。

相位噪声指标的测试手段很多，如何能够精准的测量该指标是射频微波领域的一项重要任务。

随着当前接收机相位噪声指标越来越高，相应的测试技术和测试手段也有了很大的进步。

同时，与相位噪声测试相关的其他测试需求也越来越多，如何准确的进行这些指标的测试也愈发重要。

1、引言随着电子技术的发展，器件的噪声系数越来越低，放大器的动态范围也越来越大，增益也大有提高，使得电路系统的灵敏度和选择性以及线性度等主要技术指标都得到较好的解决。

同时，随着技术的不断提高，对电路系统又提出了更高的要求，这就要求电路系统必须具有较低的相位噪声，在现代技术中，相位噪声已成为限制电路系统的主要因素。

低相位噪声对于提高电路系统性能起到重要作用。

相位噪声好坏对通讯系统有很大影响，尤其现代通讯系统中状态很多，频道又很密集，并且不断的变换，所以对相位噪声的要求也愈来愈高。

如果本振信号的相位噪声较差，会增加通信中的误码率，影响载频跟踪精度。

相位噪声不好，不仅增加误码率、影响载频跟踪精度，还影响通信接收机信道内、外性能测量，相位噪声对邻近频道选择性有影响。

如果要求接收机选择性越高，则相位噪声就必须更好，要求接收机灵敏度越高，相位噪声也必须更好。

总之，对于现代通信的各种接收机，相位噪声指标尤为重要，对于该指标的精准测试要求也越来越高，相应的技术手段要求也越来越高。

2、相位噪声基础2.1、什么是相位噪声相位噪声是振荡器在短时间内频率稳定度的度量参数。

它来源于振荡器输出信号由噪声引起的相位、频率的变化。

频率稳定度分为两个方面：长期稳定度和短期稳定度，其中，短期稳定度在时域内用艾伦方差来表示，在频域内用相位噪声来表示。

2.2、相位噪声的定义以载波的幅度为参考，在偏移一定的频率下的单边带相对噪声功率。

这个数值是指在1Hz的带宽下的相对噪声电平，其单位为dBc/Hz。

锁相环的关键指标

锁相环的关键指标一、引言锁相环（Phase-Locked Loop，简称PLL）是一种常用的电子控制系统，用于在输入信号和参考信号之间建立相位关系。

它在通信、数据转换和时钟同步等领域有着广泛的应用。

在设计和评估锁相环时，需要考虑一些关键指标，以确保其性能和稳定性。

本文将就锁相环的关键指标展开讨论。

二、锁相环的基本原理在了解锁相环的关键指标之前，我们先来简要了解一下锁相环的基本原理。

锁相环由相位比较器、低通滤波器、电压控制振荡器和分频器等组成。

其工作原理是通过不断调整电压控制振荡器的频率，使得相位比较器输出的误差信号趋近于零。

这样，输入信号和参考信号之间就能够建立起稳定的相位关系。

三、锁相环的关键指标锁相环的性能和稳定性受多个指标的影响。

下面将分别介绍这些指标。

3.1 带宽锁相环的带宽是指其输出相位响应的频率范围。

带宽越宽，锁相环对频率变化的响应越快。

通常情况下，带宽越宽，锁相环的性能越好。

但同时也需要考虑到带宽过宽可能导致噪声增加和稳定性下降的问题。

3.2 相位噪声相位噪声是指锁相环输出信号的相位随时间变化的不稳定性。

相位噪声越小，锁相环的性能越好。

相位噪声可以通过频域分析来评估，常用的评估指标包括相位噪声密度和积分相位噪声。

3.3 锁定时间锁定时间是指锁相环从初始状态到稳定状态所需的时间。

锁定时间越短，锁相环的性能越好。

锁定时间受到带宽和相位噪声等因素的影响。

3.4 抖动抖动是指锁相环输出信号的瞬时频率偏离其平均频率的程度。

抖动越小，锁相环的性能越好。

抖动可以通过时域分析来评估，常用的评估指标包括峰峰值抖动和均方根抖动。

3.5 稳定性锁相环的稳定性是指其输出信号在长时间内保持稳定的能力。

稳定性受到带宽、相位噪声和抖动等因素的影响。

稳定性可以通过频域和时域分析来评估。

四、评估锁相环的关键指标为了评估锁相环的关键指标，可以采取以下步骤：1.设计合适的测试电路，包括输入信号源和参考信号源。

2.使用合适的测量设备，如频谱分析仪、示波器和时钟分析仪等，对锁相环的输出信号进行测量。

锁相环频率合成器的相位噪声分析

图 1 锁相式频率合成器的原理框图
锁相式频率合成器的基本原理如下: 鉴相器 ( PD) 将参考信号 V i ( t ) (频率 f r )与输出信号 Vo ( t ) ( 频率 fo ) 的相位进行比较, 产生一个反映两信号相位差大小的信号 Vd ( t) , Vd ( t ) 经过环路滤波器 ( LPF )滤波滤除高频分量 , 得到控制电压 Vc ( t ), 将 Vc ( t) 加到压控振荡器 ( VCO ) 的控制端, 通过
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航空兵器
2010 年第 6 期
VCO 使得输出频率 fo 向 f r 靠拢 , 直到消除相差使环路锁定。
令
pd
2 锁相环路中的相位噪声
锁相环频率合成器主要由倍频器、放大器、分频器、混频器、鉴相器、压控振荡器 ( VCO) 等基本电路组成, 有的还包括辅助捕获电路、跳频控制电路和电子开关等, 它们都不同程度地将噪声引入频率合成器中, 因此对频率合成器各组成部件噪声的研究就很有必要。 2 . 1 鉴相器对环路噪声的影响鉴相器是 PLL 的关键部件之一, 它有许多不同的类型和电路形式。目前较常用的鉴相器基本上可分为两大类: 乘法器 ( 或逻辑组合 ) 电路和时序电路。这里主要讨论乘法器类鉴相器。乘法器类鉴相器将输入信号波形与本地振荡器波形相乘 , 并把乘积的平均值作为其有用的直流输出, 一个设计正确的乘法器鉴相器可以对淹没在极大噪声中的输入信号进行处理。这里假设 PLL 环路是线性的, 鉴相器是理想的。鉴相器引入的噪声用一个外加的等效干扰噪声电压 vpd ( s) 代替 , 如图 2 所示。
1 频率合成器简介
频率合成技术自提出以来 , 目前已经逐渐形成了四种技术 : 直接模拟式频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。本文主要介绍锁相频率合成技术。锁相式频率合成器是采用锁相环 ( PLL ) 进行频率合成的一种频率合成器, 它是目前频率合成器的主流, 其原理框图如图 1 所示。最简单的锁相环合成器是单环锁相环频率合成器, 在压控振荡器与鉴相器之间的锁相环反馈回路上增加整数分

锁相环环路滤波器噪声特性分析与仿真

锁相环环路滤波器噪声特性分析与仿真金玉琳;余世刚;周毅;保玲【摘要】为估计环路滤波器对锁相频率合成器输出相位噪声的贡献,建立了一种常用的有源差分环路滤波器噪声模型,并推导出滤波器中各噪声源贡献的噪声的理论公式.针对一实际滤波器贡献的相位噪声进行理论计算,考虑了滤波器中运放的非理想特性后,对滤波器中各个噪声源贡献的相位噪声进行了仿真.通过理论结果和仿真结果对比,得出理论公式对实际环路滤波器噪声进行了很好的估计.最后给出环路滤波器设计时在噪声性能方面的考虑.%It is necessary to accurate phase noise prediction of synthesizer for loop filter's contribution, a noise model for loop filter that is used for differential output phase detector is built, and theoretical formula of the output phase noise contribution from each noise source in loop filter is derived. Theoretical value of phase noise is calculated aimed at the contribution from a actual loop filter, and the phase noise is simulated after considered the actual character of op-amp. Comparing the theoretical value and simulated value, the noise of the actual loop filter can be estimated by theoretical formula, and some considerations of loop filter design about the noise performance are provided.【期刊名称】《现代电子技术》【年(卷),期】2011(034)021【总页数】4页(P193-195,198)【关键词】频率合成器;锁相环;有源环路滤波器;相位噪声【作者】金玉琳;余世刚;周毅;保玲【作者单位】兰州空间技术物理研究所,甘肃兰州 730000;兰州空间技术物理研究所,甘肃兰州 730000;兰州空间技术物理研究所,甘肃兰州 730000;兰州空间技术物理研究所,甘肃兰州 730000【正文语种】中文【中图分类】TN713-34锁相频率合成器其潜在的出色性能、相对简单性和低成本而被普遍使用[1]。

锁相环的相位噪声传递函数

锁相环的相位噪声传递函数锁相环（PLL）是一种常用的电路，用于将输入信号的相位与参考信号的相位保持一致。

相位噪声传递函数是描述锁相环中相位噪声传递的数学模型。

本文将介绍锁相环的基本原理和相位噪声传递函数，并探讨其在通信系统中的应用。

一、锁相环的基本原理锁相环由相位比较器、低通滤波器、电压控制振荡器（VCO）和分频器组成。

其基本原理是通过不断调节VCO的频率，使其输出信号的相位与参考信号的相位保持一致。

具体实现过程如下：1. 相位比较器：将输入信号和参考信号进行相位比较，产生一个误差信号。

2. 低通滤波器：对误差信号进行滤波，得到一个平滑的控制电压。

3. VCO：根据控制电压改变输出信号的频率，同时也改变其相位。

4. 分频器：将VCO的输出信号进行分频，得到参考信号。

通过不断的反馈调节，锁相环能够使VCO的输出信号与参考信号的相位保持一致，从而实现相位同步。

二、相位噪声传递函数的定义相位噪声传递函数是衡量锁相环中相位噪声传递特性的一种数学模型。

它描述了输入到输出的相位噪声传递情况，通常用频率响应函数的形式表示。

具体而言，相位噪声传递函数可以表示为：H(f) = K / (1 + jf/fc)其中，H(f)表示相位噪声传递函数，K表示增益，f表示频率，fc 表示截止频率。

三、相位噪声传递函数的分析相位噪声传递函数可以用于分析锁相环中相位噪声的特性。

从函数的形式可以看出，当频率接近截止频率时，相位噪声传递函数的值较小，说明锁相环对低频相位噪声具有较好的抑制能力。

而当频率远离截止频率时，相位噪声传递函数的值逐渐增大，说明锁相环对高频相位噪声的抑制能力较弱。

四、锁相环在通信系统中的应用锁相环在通信系统中有着广泛的应用。

其中，最常见的应用是时钟恢复和频率合成。

1. 时钟恢复：在数字通信系统中，接收端需要从接收到的信号中恢复出发送端的时钟信号。

锁相环可以通过将接收到的信号与本地时钟进行比较，并通过调节VCO的频率来实现时钟的恢复。

锁相环常见问题解答讲解

ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接/zh/content/cast_faq_PLL/fca.html#faq_pll_01）∙参考晶振有哪些要求？我该如何选择参考源？∙请详细解释一下控制时序，电平及要求？∙控制多片PLL芯片时，串行控制线是否可以复用？∙请简要介绍一下环路滤波器参数的设置？∙环路滤波器采用有源滤波器还是无源滤波器？∙PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？∙如何设置电荷泵的极性？∙锁定指示电路如何设计？∙PLL对射频输入信号有什么要求？∙PLL芯片对电源的要求有哪些？∙内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？∙锁相环输出的谐波？∙锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？∙为何我测出的相位噪声性能低于ADISimPLL仿真预期值？∙锁相环锁定时间取决于哪些因素？如何加速锁定？∙为何我的锁相环在做高低温试验的时候，出现频率失锁？∙非跳频（单频）应用中，最高的鉴相频率有什么限制？∙频繁地开关锁相环芯片的电源会对锁相环有何影响？∙您能控制PLL芯片了么？，R分频和N分频配置好了么？∙您的晶振输出功率有多大？VCO的输出功率有多大？∙您的PFD鉴相极性是正还是负？∙您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？∙您的PLL环路带宽和相位裕度有多大？∙评价PLL频率合成器噪声性能的依据是什么？∙小数分频的锁相环杂散的分布规律是什么？∙到底用小数分频好还是整数分频好？∙ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？∙分频–获得高精度时钟参考源？∙PLL，VCO闭环调制，短程无线发射芯片？∙PLL，VCO开环调制？∙时钟净化----时钟抖动（jitter）更小？∙时钟恢复（Clock Recovery）？问题：参考晶振有哪些要求？我该如何选择参考源？答案：波形：可以使正弦波，也可以为方波。

[锁相环的相位噪声杂散抑制锁相时间.]锁相环的相位噪声

[锁相环的相位噪声杂散抑制锁相时间.]锁相环的相位噪声相位噪声对一个给定载波功率的输出而言阻抗来说，相位噪声是载波功率相对于给定的频率处及偏移处（频率合成器通常定义1kHz 频率偏移）1-Hz 的带宽上的功率，单位为dBc/Hz@offset frequency。

锁相环频率合成器的带内相位主要取决于频率合成器，VCO 的贡献很小。

相位噪声的需用测量需要有频谱分析仪。

注意一点，普通频谱分析仪读出的数据需要需要考虑分辨辨认带宽的影响。

即，频谱分析仪的读数减掉10log （RBW ）才是正确的相位噪声数值。

高端的频谱分析仪可以直接给出单边带相位噪声。

相位噪声是信号在频域的度量。

在时域，与之相关联的是时钟抖动（jitter ），它是相位噪声在时间域里的印证，大的时钟抖动在高速ADC 应用中会严重恶化采样数据的应用信号强度，尤其是当ADC 模拟前端信号的频率很低时，无一不是要求低抖动的时钟。

图1形象地描述了时钟抖动。

图表 1 相位噪声和时钟眩晕计时器抖动可以通过相位谐波噪声积分得到，具体实现如下如下：计算从给定的起始频率偏移处到结束频率（往往定义为两倍输出频率）偏移处的相位噪声和A ，单位为dBc ；对A 进行取对数操作；求相位抖动均方值（rms phase jitter），单位为弧度；将弧度值转换成时间直属单位，秒或者皮秒。

图表 2. 时钟抖动与相位噪声和白噪声之间的关系参考杂散锁相环中最常见的杂散信号就是参考杂散。

这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦缺乏而增大。

在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。

锁相环处于锁定状态时，电荷泵须要周期性的（频率相等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。

功率环路滤波器对其进行积分产生稳定的控制电压。

图表 3 环路锁定时，PLL 电荷泵电流输出波形当鉴相频率较低之时，由电荷泵的漏电流引起的杂散占主要地位。

锁相环的相位噪声分析

锁相环路相位噪声分析张文军电信0802【摘要】本文对锁相电路的相位噪声进行了论述,并对其中各组成部件的相位噪声也做了较为详细的分析。

文中最后提出了改进锁相环相位噪声的办法. 【关键词】锁相环；相位噪声;分析引言相位噪声是一项非常重要的性能指标，它对电子设备和电子系统的影响很大，从频域看它分布的载波信号两旁按幂律谱分布。

用这种信号无论做发射激励信号，还是接收机本振信号以及各种频率基准，这些信号在解调过程中都会和信号一样出现在解调终端，引起基带信噪比下降.在通信系统中使环路信噪比下将,误码率增加；在雷达系统中影响目标的分辨能力，即改善因子。

接收机本振的相位噪声遇到强干扰信号时，会产生“倒混频”，使接收机有效噪声系数增加.随着电子技术的发展,对频率源的信号噪声要求越来越严格，因此低相位噪声在物理、天文、无线电通信、雷达、航空、航天以及精密计量、仪器仪表等各种领域里都受到重视。

1 相位噪声概述相位噪声，就是指在系统内各种噪声作用下所表现的相位随机起伏，相位的随机起伏起必然引起频率随机起伏,这种起伏速度较快，所以又称之为短期频率稳定度。

理想情况下，合成器的输出信号在频域中为根单一的谱线，而实际上任何信号的频谱都不可能绝对纯净，总会受到噪声的调制产生调制边带.由于相位噪声的存在，使波形发生畸变。

在频域中其输出信号的谱线就不再是一条单根的谱线,而是以调制边带的形式连续地分布在载波的两边，在主谱两边出现了一些附加的频谱,从而导致频谱的扩展，相位噪声的边带是双边的，是以0f 为中心对称的，但为了研究方便，一般只取一个边带。

其定义为偏离载频1Hz 带宽内单边带相位噪声的功率与载频信号功率之比，它是偏离载频的复氏频率m f 的函数，记为()m f ζ，单位为d B c ／ Hz ，即()010lg[/](1)m SSB f P P ζ=式中SSB P为偏离载频m f 处，1Hz 带宽内单边带噪声功率；0P 为载波信号功率.2 表征相位噪声物理量2.1即时相位抖动()t Φ()02cos()()t s s v t t t πωθφΦ=+++其中，0v是源的标称频率，常数.cos()s s w t θ+是()t Φ的周期性扰动，称为杂散，()t φ则是相位的随机扰动，称为相位噪声2。

数字锁相环的相位噪声分析

电气传动2021年第51卷第11期摘要：随着信息化社会的发展，数字锁相环越发受研发人员的重视。

而相位噪声是衡量数字锁相环性能的关键技术，更是研究的重点。

介绍数字锁相环的组成结构和工作原理，建立环路各个模块的相位噪声模型，从闪烁噪声和白噪声的特性入手，定性分析相位噪声的影响因素，并针对电荷泵增益和环路滤波器阻抗对锁相环电路相位噪声的影响进行了仿真，进一步验证了分析结果，为设计高性能的数字锁相环提供理论基础。

关键词：数字锁相环；相位噪声；振荡器；电荷泵；环路滤波器中图分类号：TM28文献标识码：ADOI ：10.19457/j.1001-2095.dqcd21463Analysis of Phase Noise in Digital Phase -locked Loop ZHANG Zhanrong 1，WANG Yunfei 2，QU Meixia 2，ZHAO Li 3（1.Department of Mechanical and Electrical Engineering ，Ordos Vocational College ofEco-environment ，Ordos 017010，Nei Moggol ，China ；2.Basic Department ，Ordos Vocational College of Eco-environment ，Ordos 017010，Nei Moggol ，China ；3.School of Software ，Shanxi University ，Taiyuan 030013，Shanxi ，China ）Abstract:With the development of information society ，digital phase-locked loop （DPLL ）attracts more and more attention of researchers.As the key technology to evaluate the performance of DPLL ，phase noise becomes the key point of the study.The structure and work principle of DPLL were introduced ，the phase noise model of each module of the loop was established.Starting from the characteristics of flicker noise and white noise ，the influence factors of phase noise were analyzed qualitatively ，and the influence of charge pump gain and loop filter impedance on phase noise of PLL circuit was simulated to further verify the analysis results.The theoretical basis was provided for improving the phase noise performance of DPLL.Key words:digital phase-locked loop （DPLL ）；phase noise ；oscillator ；charge pump ；loop filter基金项目：山西省科技厅基础研究计划项目—青年科技研究基金（2014021039-6）作者简介：张占荣（1969—），男，本科，副教授，Email ：131****************数字锁相环的相位噪声分析张占荣1，王云飞2，屈美霞2，赵丽3（1.鄂尔多斯生态环境职业学院机电工程系，内蒙古鄂尔多斯017010；2.鄂尔多斯生态环境职业学院基础部，内蒙古鄂尔多斯017010；3.山西大学软件学院，山西太原030013）现代频率源一般是由直接频率合成、间接频率合成和直接数字频率合成这三种合成技术实现的[1]。

Phase——精选推荐

Phase本系列⽂章的第⼀部分介绍了关于锁相环(PLL)的基本概念，说明了PLL架构和⼯作原理，同时以⼀个例⼦说明了PLL在通信系统中的⽤途。

在第⼆部分中，我们将侧重于详细考察与PLL相关的两个关键技术规格：相位噪声和参考杂散。

导致相位噪声和参考杂散的原因是什么，如何将其影响降⾄最低？讨论将涉及测量技术以及这些误差对系统性能的影响。

我们还将考虑输出漏电流，举例说明其在开环调制⽅案中的重要意义。

振荡器系统中的噪声在任何振荡器设计中，频率稳定性都⾄关重要。

我们需要考虑长期和短期稳定性。

长期频率稳定性是关于输出信号在较长时间(⼏⼩时、⼏天或⼏个⽉)内的变化情况。

其通常以⼀定时间内的⽐率f/f来规定，单位为百分⽐或dB。

图1. 振荡器的短期稳定性。

信号源中的已知时钟频率、电⼒线⼲扰和混频器产品都可能引起离散杂散成分。

随机噪声波动引起的扩张是相位噪声造成的。

其可能是有源和⽆源器件中的热噪声、散粒噪声和/或闪烁噪声造成的。

电压控制振荡器中的相位噪声在考察PLL系统中的相位噪声之前，我们先看看电压控制振荡器(VCO)中的相位噪声。

理想的VCO应该没有相位噪声。

在频谱分析仪上看到的输出应是⼀条谱线。

当然，事实并⾮如此。

输出上会有抖动，频谱分析仪会显⽰出相位噪声。

为了便于理解相位噪声，请考虑⼀种相量表⽰⽅式，如图2所⽰。

图2. 相位噪声的相量表⽰。

图中所⽰信号的⾓速度为w o，峰值幅度为V SPK。

叠加于其上的误差信号的⾓速度为w m。

Δr ms 表⽰相位波动的均⽅根值，单位为rms度数。

在许多⽆线电系统中，必须符合总积分相位误差规格的要求。

该总相位误差由PLL相位误差、调制器相位误差和基带元件导致的相位误差构成。

例如，在GSM中，允许的总相位误差为5度rms。

Leeson⽅程Leeson(第6项参考⽂献)提出了⼀项⽅程，⽤以描写VCO中的不同噪声组分。

其中：L PM为单边带相位噪声密度(dBc/Hz)F为⼯作功率⽔平A(线性)下的器件噪声系数k为玻尔兹曼常数，1.38 × 10-23 J/KT为温度(K)A为振荡器输出功率(W)Q L为加载的Q(⽆量纲)f o为振荡器载波频率f m为载波频率失调要使Leeson⽅程有效，以下条件必须成⽴：f m,载波频率失调⼤于1/f闪烁⾓频；已知⼯作功率⽔平下的噪声系数；器件运⾏呈线性特征；Q包括元件损耗、器件加载和缓冲器加载的影响；振荡器中只使⽤了⼀个谐振器。

锁相环近端相位噪声

锁相环近端相位噪声锁相环近端相位噪声是现代通信和信号处理领域中一个重要的概念。

在本文中，我们将深入研究锁相环近端相位噪声的定义、原因，以及其对系统性能的影响。

通过从简到繁的方式，逐步展开论述，希望能给读者带来全面、深刻和灵活的理解。

1. 什么是锁相环近端相位噪声锁相环近端相位噪声是指在锁相环内部产生的相位抖动。

在锁相环中，相位噪声是由多种因素产生的，如参考源、振荡器、放大器等。

近端相位噪声可以通过衡量锁相环输出信号的相位变化来评估，通常以分贝（dBc）为单位表示。

2. 锁相环近端相位噪声的原因锁相环近端相位噪声的主要原因可以归结为以下几点：- 振荡器的噪声：振荡器是锁相环中最重要的组成部分之一，其本身的噪声会对系统性能产生较大影响。

振荡器的噪声主要由两方面因素决定，即抖动和频率噪声。

- 参考源的不稳定性：锁相环的性能主要取决于参考源的稳定性。

如果参考源的相位不稳定，将会导致锁相环输出的相位抖动。

- 放大器的噪声：放大器在信号处理过程中发挥着重要的作用，然而放大器本身也会引入噪声，这些噪声会增加锁相环近端相位噪声的水平。

3. 锁相环近端相位噪声对系统性能的影响锁相环近端相位噪声对于系统的性能有着重要的影响。

它会显著降低系统的信号质量、容易引发震荡，同时还会增加系统的位错误率。

锁相环近端相位噪声还可能导致时钟抖动、时钟漂移等问题，特别是在高精度的通信和信号处理系统中，这种影响更为显著。

4. 个人观点和理解在我看来，锁相环近端相位噪声是一个令人头疼的问题。

虽然锁相环本身是一种非常强大的技术，可以用来抑制相位噪声和频率噪声，提高系统性能，但近端相位噪声的存在限制了其应用范围。

研究如何减小锁相环近端相位噪声，提高系统稳定性和性能是非常重要的。

为了应对锁相环近端相位噪声带来的挑战，我认为我们应该采取以下几个方面的策略：- 加强振荡器的设计和优化，提高其抗噪声能力和稳定性；- 优化参考源的设计，减小相位抖动；- 采用低噪声放大器，降低放大器引入的噪声水平；- 引入噪声补偿技术，抵消近端相位噪声的影响；- 进一步研究和开发新的锁相环结构和算法，以提高系统的稳定性和性能。

锁相环的相位噪声杂散抑制锁相时间

相位噪声对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处（频率合成器通常定义1kHz频率偏移）1-Hz的带宽上的功率，单位为dBc/Hz@offset frequency。

锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO的贡献很小。

相位噪声的测量需要频谱分析仪。

注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响。

即，频谱分析仪的读数减掉10log（RBW）才是正确的相位噪声数值。

高端的频谱分析仪往往可以直接给出单边带相位噪声。

相位噪声是信号在频域的度量。

在时域，与之对应的是时钟抖动（jitter），它是相位噪声在时间域里的反映，大的时钟抖动在高速ADC应用中会严重恶化采样数据的信噪比，尤其是当ADC模拟前端信号的频率较高时，更是要求低抖动的时钟。

图1形象地描述了时钟抖动。

图表 1 相位噪声和时钟抖动时钟抖动可以通过相位噪声积分得到，具体实现如下如下：计算从给定的起始频率偏移处到结束频率（通常定义为两倍输出频率）偏移处的相位噪声和A，单位为dBc；对A进行取对数操作；求相位抖动均方值（rms phase jitter），单位为弧度；将弧度值转换成时间单位，秒或者皮秒。

图表 2. 时钟抖动与相位噪声和白噪声之间的关系参考杂散锁相环中最常见的杂散信号就是参考杂散。

这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦不够而增大。

在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。

锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。

环路滤波器对其进行积分产生稳定的控制电压。

图表 3 环路锁定时，PLL电荷泵电流输出波形当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。

当鉴相频率较高时，由电荷泵的交替电流（源电流I和汇电流I）引起的杂散占主要地位。

sourcesink二者频率的界定。

锁相环的相位噪声杂散抑制锁相时间

锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO的贡献很小。

相位噪声的测量需要频谱分析仪。

注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响。

即，频谱分析仪的读数减掉10log（RBW）才是正确的相位噪声数值。

高端的频谱分析仪往往可以直接给出单边带相位噪声。

相位噪声是信号在频域的度量。

图1形象地描述了时钟抖动。

图表 2. 时钟抖动与相位噪声和白噪声之间的关系参考杂散锁相环中最常见的杂散信号就是参考杂散。

这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦不够而增大。

在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。

锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。

环路滤波器对其进行积分产生稳定的控制电压。

图表 3 环路锁定时，PLL电荷泵电流输出波形当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。

当鉴相频率较高时，由电荷泵的交替电流（源电流I和汇电流I）引起的杂散占主要地位。

sourcesink二者频率的界定。

锁相环(PLL)环路带宽

锁相环(PLL)环路带宽测量锁相环的抖动传输函数基于定时系统的锁相环中的抖动传播，可以通过测量系统部分的抖动传输函数加以确定。

这种测试刻画了被测对象的抖动幅值相对于抖动频率的响应。

图1所示的是利用力科的LW420任意波形发生器和带XMAP扩展运算选件的力科WaveMaster TM 数字示波器所进行的典型的抖动传输函数测试的结果。

XMAP包含有在本例中所使用的抖动和时间(JTA)测量参数。

这个测试也可以利用可以产生相位调制信号的信号源进行测试，调制信号需具有可控的相位偏移和能够覆盖所期望的频率范围的调制带宽。

力科LW420可以产生具有足以测试达数10 MHz信号的调制带宽的相位调制信号。

也可利用阶跃频率正弦调制和宽带阶跃调制函数进行测试。

两种情况下，调制带宽要高于10 MHz。

利用一个阶跃函数来调制66.67 MHz的输入信号载波的相位。

在图3中，利用时间间隔误差(TIE)参数来检测被测对象的输入和输出阶跃响应（轨迹F2和F5）。

TIE参数测图1测试锁相环为基楚,零延迟时钟缓冲器的环路带宽量了信号沿和理想参考时钟之间的时间差。

在实际应用中，TIE测量的是信号的瞬时相位。

抖动追踪绘制了基于周期—周期的TIE参数，并解调相位调制信号。

通过将经解调的阶跃函数进行微分，来获得脉冲响应（轨迹F3和F6）。

经平均的快速傅立叶变换(FFT)将脉冲响应转换为PLL 输入和输出的频率响应，分别如轨迹F4和F7所示。

最后一步是将输出响应频谱相对于输入响应频谱归一化。

图4所示的是以对数-线性(Log-Lin)格式显示的归一化频率响应。

将数据转换为常规的对数-对数(Log-Log)格式，可以将数据导入到Excel电子表格。

如前边的图1所示。

利用WaveMaster XMAP 提供的8个运算轨迹，容易同时计算所有的测量成分。

可以和第三方的Windows程序直接连接，进一步提供了方便，如Excel，它提供了大量的分析和绘制功能。