集成电路版图设计基础第5章:匹配
版图的匹配和抗干扰设计
i 1
N
i
s
1 2 i m N 1 i 1
N
匹配设计
• 称均值mδ为系统失配 • 称方差sδ为随机失配 • 失配的分布: • 3δ失配:
| mδ |+3 sδ 概率99.7%
匹配设计
• 失配的原因
– 随机失配:尺寸、掺杂、氧化层厚度等影响元 件值的参量的微观波动(fluctuation)
匹配设计
• 晶体管匹配:主要关心元件之间栅源电压 (差分对)和漏极电流(电流镜)的偏差
– 栅源电压失配为:
k VGS Vt Vgs1 2k 2 – 漏极电流失配为:
2Vt I D 2 k2 1 I D1 k1 Vgs1
ΔVt, Δk为元件间的阈 值电压和跨导之差, Vgs1为第1个元件的有 效栅电压,k1, k2为两 个元件的跨导
• 降低系统失配的例子
– 一维公用重心设计 – 二维公用重心设计
匹配设计
• 降低系统失配的例子
– 单元整数比(R1:R2=1:1.5) – 均匀分布和公用重心 – Dymmy元件
R1 R2 R1 R2 R1
dummy R1 R2
R2 dummy
匹配设计
• 降低系统失配的例子
– 单元整数比(8:1) – 加dummy元件 – 公用重心布局 – 问题:布线困难,布线 寄生电容影响精度
15Ω
4u
匹配设计
• 系统失配例子 ——电容
假设对poly2的刻蚀 工艺偏差是0.1um, 两个电容的面积分 别是(10.1)2和(20.1)2, 则系统失配约为 1.1%
20um 20um
10um 10um
匹配设计
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时,与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0,B=0时的电路图
性能指标:除增益和速度外,功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外,放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中,这些参数 几乎都会相互牵制,一般称为“八边形法则”,茹右下图所示。
➢ 增益:输出量Xout与输入量Xin的比值
➢ 带宽:指放大器的小信号带宽。
特性参数相同,当电压翻转上升时,漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上,短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限,定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
(2)极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin,它所对应的输入电平定义为 关门电平VOFF;给定允许的最高的输出低电 平VOLmax,它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限:
模拟电路版图设计中的匹配艺术
模拟电路版图设计中的匹配艺术深圳中兴集成电路设计有限公司金善子1.引言生活中我们经常会遇到这样的事情:收听CD播放器的时候,左右耳脉里发出的声音经常不一样,甚至当有人打开窗户的瞬间或者打开室内空调的过程中,随着温度的变化,CD发出的声音也会随之发生变化,因此我们就不厌其烦地调来调去。
同样的情况也会发生在手机和接受机中。
我们希望无论是CD播放器还是其它音响,它们相搭档的器件反应完全一样。
也就是说,其中一个放大器的频率和幅值能完全符合并跟踪另一个运放的频率和幅值响应,达到这一目标的方法之一就是匹配。
实现匹配过程中,版图设计是一个非常重要的环节。
一个优秀的版图可以大大提升一个设计。
2.实现匹配的方法匹配基本规则当集成电路产业刚刚起步的时候,制造工业仍然相对落后。
即使你将两个需要匹配的器件放的很近,我们也仍然无法保证它们的一致性。
现在虽然随着制造工艺越来越精确,但是匹配问题的研究从来就没有停止过,相反地,匹配问题显得日益突出和重要。
使需要匹配的器件所处的光刻环境一样,称之为匹配。
匹配分为横向匹配、纵向匹配和中心匹配。
实现匹配有三个要点需要考虑:需要匹配的器件彼此靠近、注意周围器件、保持匹配器件方向一致。
遵守这3条基本原则,就可以很好的实现匹配了。
2.1根器件法(Root Device Method)有时侯我们会遇到两个或者两个以上的而且阻值不同的电阻需要匹配。
如下图1所示,如何将这5个阻值不同的电阻做成最优化的匹配呢?图2则给出了正确的答案,我们不妨分析一下:2K1K2K500250图1 阻值不同的电阻需要匹配如果要满足上面5个电阻的匹配,需要考虑以下步骤:(1) 首先,尽可能把这些电阻靠近放置,这是基本的要求(2) 其次,要使这些电阻保持同一个方向(3) 采用根部件的最好方法是找出一个中间值,用1K的电阻作为值将电阻串联和并联起来。
这种方法节省了接触电阻的总数使其所占的比例减少,面积也相当,现在占主导地位的是电阻器件本身的薄层电阻。
集成电路版图基础
DRC文件
第三部分:版图的准备
4. LVS文件
4.1 LVS: layout versus schematic, 用来进行版图与电路 图对比。 4.2 我们通常使用calibre 这个 工具来进行lvs 检查, 根据run 出来的错误提 示去改正版图,最后 清掉所有的lvs错误。
第三部分:版图的准备
第四部分:版图设计艺术
1.
模拟电路和数字电路的首要目标
模拟电路关注的是功能 1) 电路性能、匹配、速度等 2) 没有EDA软件能全自动实现,所以需要手工处理 数字电路关注的是面积 1) 什么都是最小化 2) Astro、appollo等自动布局布线工具
PMOS版图
第二部分:版图设计基础
以TSMC ,CMOS ,P型衬底单 Nwell工艺为例:NMOS的版 图包括以下层次的图形: NIMP (N+注入) DIFF(有源区) Poly (栅) CONT(过孔) Metal1 (金属) 以TSMC ,CMOS ,P型衬底单 Nwell工艺为例:PMOS的版 图包括以下层次的图形: Nwell (N阱) PIMP (P+注入) DIFF(有源区) Poly (栅) CONT(过孔) Metal1 (金属)
4.3 lvs command file 的设定: 1) 根据你的工艺以及需 求选择你所需要的验 证检查。 2) 选择用命令界面运行 LVS,定义查看LVS报 告文件及LVS报错个 数。
定义金 属层数 关闭ERC 检查
用命令跑 LVS的方式
LVS COMPARE CASE NAMES SOURCE CASE YES LAYOUT CASE YES
IC模拟版图设计
目录
第一部分:了解版图
版图的匹配和抗干扰设计
偏置
参考
抗干扰设计
• 加滤波电容
– 电源线上和版图空余地 方可填加MOS电容进行 电源滤波 – 对模拟电路中的偏置电 压和参考电压加多晶电 容进行滤波 MOS CAP
P-P CAP
• 刻蚀速率与刻蚀窗的大小有关,导致隔离大的多 晶宽度小于隔离小的多晶宽度 均与周围环境有关 • 同类型扩散区相邻则相互增强,异类型相邻则相 互减弱
匹配设计
• 系统失配
– 梯度效应
• 压力、温度、氧化层厚度的梯度问题,元件间的 差异取决于梯度和距离
匹配设计
• 系统失配例子 ——电阻
– 电阻设计值之为2:1 – 由于poly2刻蚀速度的偏差, 假设其宽度偏差为0.1u,则会 带来约2.4%的失配 – 接触孔和接头处的poly电阻, 将会带来约1.2%的失配;对 于小电阻,失配会变大 R=R□•(Leff)/(Weff) R□=996欧姆 Wp = 0.1u 5u 2u
• 随机失配可通过选择合适的元件值和尺寸来减小
– 系统失配:工艺偏差,接触孔电阻,扩散区相 互影响,机械压力,温度梯度等
• 系统失配可通过版图设计技术来降低
匹配设计
• 随机统计波动 (Fluctuations)
– 周围波动(peripheral fluctuations)
• 发生在元件的边沿 • 失配随周长的增大而减小
Analog Power Digital Analog Digital Power
抗干扰设计
• 电容的屏蔽
电路中的高阻接 点接上极板,以 减小寄生和屏蔽 干扰;电容下面 用接地的阱来屏 蔽衬底噪声 此地应为“干净” 地!可独立接出, 不与其他电路共享
CAP
抗干扰设计
• 敏感信号线的屏蔽
专用集成电路设计基础教程第5章 模拟集成电路设计技术 共329页
(5-37)
当β=100,n=5时相对误差仅为0.06%。当β=5, n=5时, 相对误差为16%。现在再回头看,如果不用V0管,而用基本型 电流源,即把V管b、c极短接,此时有如下关系:
38
ir ic (n1)ib
ic(1
n1 )
io(1
n1 )
(5-38)
n1
io (1n1)ir
29
6. 横向PNP管电流源 横向PNP管在模拟集成电路中已得到广泛应用。所谓横向 PNP管,是指以N型外延层作为PNP管基区,其发射区和集电 区由硼扩散同时实现的,因此在工艺上容易制造出多个发射区 和集电区的晶体管。基本型电流源电路的两个晶体管的基区是 连在一起的,发射极也接相同电位,这样就可以用一个多集电 极的横向PNP管构成多个电流源。图5-6就是用一个多集电极 横向PNP管作为基本型电流源的电路,它的等效电路如图5-7 所示。
24
(5-26) (5-27)
现在来计算一下相对误差值。当β=100时,相对误差仅 为2%;当β=5时,相对误差约为29%。因此用β值很大的管 子作基本型电流源时,其误差可以忽略不计,但对β值很小的 管子来说,其误差就相当大了。为了减小输出电流io和参考电 流ir间的误差,需要对基本型电流源进行改进,改进后的电流 源电路如图5-5所示。这种改进型电流源又称为Wilson电流源。
17
在集成电路版图设计时,常把V1、V2两管靠得很近,加上 工艺相同,掺杂浓度相同,因此两个管子单位面积的反相漏电
流可以认为相同,即 is1 is2 。另外,由图5-2电路可知,V1、
V2两管的正向压降也相同,即UBE1=UBE2。这样由上面几个公 式可以得出
io Ae1 ir Ae2
《集成电路设计导论》课件
IC设计的测试和验证
探讨IC设计的测试和验证技术, 以确保设计的正确性和可靠性。
总结与展望
集成电路设计的现状与未来趋势
总结集成电路设计的现状并展望未来的发展趋 势,如人工智能芯片和物联网应用。
集成电路设计中的挑战与机遇
探讨集成电路设计中面临的挑战和机遇,如功 耗优化和设计验证等。
《集成电路设计导论》 PPT课件
这是一套《集成电路设计导论》的PPT课件,针对集成电路的概念、分类和历 史发展等主题进行介绍,通过丰富的内容和精美的图片,让学习更加生动有 趣。
第一章:集成电路概述
集成电路的定义
介绍集成电路的基本概念和定义,以及其在电子领域中的重要作用。
集成电路的分类
分析不同类型的集成电路,包括数字集成电路、模拟集成电路和混合集成电路。
探讨集成电路设计中常用的仿真 技术,如时序仿真、噪声仿真和 功耗仿真等。
CMOS工艺的基本原理和特点,以及其在集成电路设计中的应用。
2
CMOS电路设计基础
讨论CMOS电路设计的基本原则和技巧,包括逻辑门设计和布局。
3
CMOS电路的布局与布线
解释CMOS电路布局与布线的重要性,以及如何进行最佳布局和布线。
第五章:模拟电路设计
模拟电路设计基础
介绍模拟电路设计的基本原理和 技术,包括信号放大、滤波和稳 压等。
模拟电路的建模与仿真
讨论模拟电路的建模方法和仿真 技术,以验证电路设计的准确性 和性能。
模拟电路的测试和调试
探讨模拟电路的测试和调试方法, 以保证电路的可靠性和稳定性。
第六章:数字电路设计
1
数字电路的逻辑设计
第四章:数模转换电路设计
数模转换电路的种类
集成电路版图设计基础电阻电容匹配
共质心版图规则
一致性: 匹配器件的质心尽量一致 对称性 阵列的排布应关于X轴Y轴对称 分散性: 阵列应具有最大可能的分散性,器件的各
段应均匀分布在阵列中 紧凑型:应尽可能紧凑,最好是正方形
二维共质心阵列
二维对称轴,更好地消除梯度作用
称之为交叉耦合对, 电阻很少排列成交叉耦合对,电容、MOS管经常采用
热电效应
只要两种材料接触,就会形成接触电势差,半导 体金属的接触电势差受温度强烈影响,如果接触 发生在不同的温度,电阻两端表现为电势差。
1℃将产生0.4mV电势差
分成偶数段 一半一个方向
折叠电阻接触孔靠近 热电效应
12 静电影响 静电场会引起载流子的耗尽和积累,
电阻容易受到电压调制的影响,
12.优先使用厚氧化层电容
厚氧化层电介厚度失配比例小。
13.电容放在低应力区域
避免放在四个角,中央应力最小,从中央到边缘的一 般的距离内应力小
14.匹配电容远离功率器件
距离功耗250mW以上功率器件200-300um
15.沿芯片对称轴放置精确匹配电容
电容对应力的敏感度小于电阻,在(100)硅上,使阵 列的对称轴与芯片对称轴中一条平行。
降低,
静电屏蔽作用于电阻
电阻阵列中电阻压差很小可以采用公共屏蔽层; 如果方块电阻大,电压差超过几V,要单独屏蔽
静电屏蔽
衬底也会注入噪声,可以在器件下面放 置阱,接交流地,
VDD
器件匹配规则 1低度匹配
低匹配比较容易, 叉指结构可实现中等匹配 精确匹配很难实现
±1%的失配,6到7位分辨率,一般模拟应用, 如电流镜。
机械应力 应力梯度
电阻受应力的影响
集成电路版图基础.pdf
由一个NMOS,一个PMOS组成, 先画出两个正确尺寸的mos版图, 然后对mos的四端进行连线。
第二部分:版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图,相对应的电 阻类型应当由哪些层的图形组成,这个参照厂家提供的design rule。
1)集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节,它不仅关系到集成电路的功能是 否正确,而且也会极大程度地影响集成电路的性能、 成本与功耗。
2)它需要设计者具有电路系统原理与工艺制造方面的 基本知识,设计出一套符合设计规则的“正确”版 图也许并不困难,但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分:版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图,版图设计完成后,将版图的数据发 给foundry,foundry收到数据后按照数据制作掩膜版(mask), mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分:了解版图
3. 版图的意义:
第四部分:版图的艺术(这个作为后期目标,暂作了解)
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分:了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
《集成电路版图设计》课件(第五章)
二、模块的布局
宏模块(模拟) 数字标准单元模块
D508项目基于标准 单元的版图设计
D508项目基于标准 单元的版图设计
第二部分、 D508项目电源/地线的规划
一、电源/地线规划的普遍原则
D508项目基于标准 单元的版图设计
4、启动 ASTRO工具
D508项目基于标准 单元的版图设计
5、标准单元库的准备
D508项目基于标准 单元的版图设计
抽取
6、新建宏模块单元库mac
D508项目基于标准 单元的版图设计
7、新建逻辑库单元sch 8、新建布线库apo
specparam CDS_LIBNAME = "SCH2028_mod"; specparam CDS_CELLNAME = "V2028A_apo"; specparam CDS_VIEWNAME = "schematic"; endspecify
3、版图数据准备
D508项目基于标准 单元的版图设计
D508项目基于标准 单元的版图设计
9、布局
D508项目基于标准 单元的版图设计
10、布线
D508项目基于标准 单元的版图设计
实训 实训一
实训二
1)了解芯片电源和地压焊点个数 1)准备D508项目的逻辑以及布线网表;
的选择原则;
2)启动Astro,熟悉该工具的每一个、每一
布线。
D508项目基于标准 单元的版图设计
第三部分、 D508项目时钟信号线的规划
一、时钟网络的构架
D508项目基于标准 单元的版图设计
关于集成电路版图设计中失配问题的分析
关于集成电路版图设计中失配问题的分析摘要:版图设计是集成电路设计工作中的主要内容,对电路的整体性能有着直接的影响。
版图设计是将抽象的逻辑电路转为物理图形的过程,是电路设计阶段中的最后环节。
随着半导体工艺的进一步发展,工艺尺寸越来越小,集成电路版图设计中的匹配问题越来越需要更多的关注。
本文针对版图设计中的失配问题进行深入分析,并提出了相应的版图匹配对策及优化方法,一定程度上减少在版图设计中出现失配问题的现象。
关键词:集成电路;版图设计;失配问题在实际的版图设计工作中,多数位置需要器件具有良好的对称性。
而失配问题主要是指不匹配的含义,集成电路的精准度与实用性能普遍由器件匹配的精准程度所决定,如果在运行中出现失配的情况,会导致电路的性能逐渐下降。
现代CMOS工艺愈加复杂,在提升工作速度的同时,要求工作电压越来越低。
虽然缩小器件的整体尺寸可以节约芯片的面积,有效的减少部分能耗的损失,提升本征速度,但是引入的不同模块间存在相互干扰的问题,导致版图设计无法达到预期的目标,严重的限制了系统的正常运行及精准度,因此,在集成电路工艺尺寸不断缩小的情况下,想要使集成电路性能更强,要尽可能消除失配情况。
本文主要分析集成电路版图设计中的相关失配问题。
1.产生失配问题的原因分析失配问题是指在集成电路中要进一步保证各个器件具有对称性。
如果在实际操作中出现失配的情况则会导致集成电路的精准度与主要性能不断下降。
集成电路版图设计中出现失配问题的主要原因在于两个方面:第一,没有正确地选择参数与尺寸相符的元件进而出现随机失配问题;第二,由于版图设计的相关技术不合理所导致,对此进行分析可以发现主要原因有栅氧生长、漏源注入以及蚀刻等工艺过程中几何收缩与扩大造成的差异。
器件的压力、温度等存在偏差,从而出现失配问题。
受多晶硅刻蚀率的改变及扩散区的影响,均会造成失配现象的发生[1]。
工艺偏差的问题主要出现在硅片生产的过程中,在光刻过程中如果没有正确地选择光刻胶与曝光方法,便会导致失配问题的出现。
集成电路版图设计基础第五章:匹配
school of phye
basics of ic layout design
11
匹配方法 之二:交叉法 interdigitating device
• 通常在电路中有些大堆部件都必须与一个给定的器件匹配,这个 器件称为定义部件(图5-5,P104)。
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basics of ic layout design
• Also use dummy poly strips to minimize mismatch induced by etch undercutting during fab. And these widths of dummy gates can be shorter than the actual gates.
• analog transistors often have a large W/L ratio. • Interdigitization can be used in a multiple transistor circuit layout to distribute process gradients across the circuit. This improves matching. • two matched transistors with one node in common: ★ split them in an equal part of fingers (for example 4) ★ interdigitate the 8 elements: AABBAABB or ABBAABBA
第5章集成电路版图设计
2013-6-27
2013-6-27
N阱设计规则
编号
1.1 1.2 1.3 1.4
描
述
尺寸
(μm )
目的与作用
保证光刻精度和器件尺 寸 防止不同电位阱间干扰 保证N阱四周的场注N区 环的尺寸 减少闩锁效应
N阱最小宽度 N阱最小间距 N阱内N阱覆 盖P+ N阱到N阱外 N+距离
10.0 10.0 2.0 8.0
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(2) 防止A1条开路的主要方法是尽少通过氧化层台阶。 如果必须跨过台阶,则采取减少台阶高度和坡度的办 法。例如对于厚氧化层上的引线孔做尺寸大小不同的 两次光刻(先刻大孔,再刻小孔),以减小台阶坡度, 如图所示。
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(3) 为防止A1条电流密度过大造成的电迁移失 效 , 要 求 设 计 时 通 过 A1 条 的 电 流 密 度 J< 2×105A/cm2(即2mA/μ m2),A1条要有一定的 宽度和厚度。 (4) 对多层金属布线,版图设计中布线层数及 层与层之间通道应尽可能少。
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5.2 版图几何设计规则
版图设计规则:是指为了保证电路的功能和一定 的成品率而提出的一组最小尺寸,如最小线宽、 最小可开孔、线条之间的最小间距、最小套刻间 距等。 设计规则反映了性能和成品率之间可能的最好的 折衷。规则越保守,能工作的电路就越多(即成品 率越高);然而,规则越富有进取性,则电路性能 改进的可能性也越大,这种改进可能是以牺牲成 品率为代价的。 描述几何设计规则的方法:微米规则和λ 规则。
PSG
Pad
MET5
MVIA4
IMD4
MET4
MVIA3
IMD3
MET3
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匹配方法 之二:交叉法 interdigitating device 之二:
两组电阻指状交叉排列
将其指状交叉匹配 指状交叉部件的布线
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匹配方法 之二:交叉法 interdigitating device 之二:
Here the dummies are shorted transistors. Remember their parasitic contribution!?
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22
匹配方法 之三:虚设器件 dummy device 之三:
• 另外一种情况就是当你需要这些器件高度匹配的时候, , 也可以在 四周都布满虚拟器件, 四周都布满虚拟器件 防止在四边的过度腐蚀, 以保证每个器件的 每个器件的 周围环境都一致。 占用很大的面积,采用 周围环境都一致 其缺点就是这种方法会占用很大的面积 占用很大的面积 时应多多考虑实际项目的需要。
集成电路版图设计基础
basics of IC layout design
instructor: jianghao e-mail:jianghao@
第五章 匹配 • 匹配规则 • 简单匹配 • 匹配方法
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cross-guad your device pairs.
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4
匹配规则
• 之七:使布线上的寄生参数匹配。 使布线上的寄生参数匹配。
match the parasitics on your wiring.
• 之八:使每一样东西都对称。 使每一样东西都对称。
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20
匹配方法 之三:虚设器件 dummy device 之三:
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些 位于两边的器件所受的腐蚀会比中间的器件多一些,这一 位于两边的器件所受的腐蚀会比中间的器件多一些 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 虚拟电阻”(“dummy resistor ”),而实际上它 分别放置一个 “虚拟电阻 虚拟电阻 们在电路连线上没有与其它任何器件连接 它们只是提供了一些所 电路连线上没有与其它任何器件连接,它们只是提供了一些所 电路连线上没有与其它任何器件连接 谓的“靠垫” 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 谓的“靠垫”, 以避免在两端过度刻蚀 有器件刻蚀一致。 dummy etch
7
简单匹配 - matching single transistor
• regular (rectangular shape)
• parallel elements
• Possibly, the current flowing in the same direction.
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2
匹配规则
• 之一:把匹配器件相互靠近放置。 把匹配器件相互靠近放置。
place matched devices close to each other.
• 之二:使器件保持同一方向。 使器件保持同一方向。
keep devices in the same orientation.
• 之三:选择一个中间值作为根部件。 选择一个中间值作为根部件。 choose a middle value for a root component.
18
匹配方法 之二:交叉法 interdigitating device 之二:
Axis of Symmetries:
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19
匹配方法 之二:交叉法 interdigitating device 之二:
Interdigitation Patterns:
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17
匹配方法 之二:交叉法 interdigitating device 之二:
1
2
3
AABBAABB pattern
ABBAABBA pattern
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keep everything in symmetry.
• 之九:使差分布线一致。 使差分布线一致。
make differential logic identical.
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5
匹配规则
• 之 十:使器件宽度一致。 使器件宽度一致。
match device widths.
• 之十一:采用尺寸较大的器件。 采用尺寸较大的器件。
go large.
• 之十二:总是与电路设计者交流。 总是与电路设计者交流。
always communicate with your circuit designer.
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real resistors
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21
匹配方法 之三:虚设器件 dummy device 之三:
• Ending elements have different boundary conditions than the inner elements => use dummy
• Interdigitize large aspect ratio devices to reduce source/drain depletion capacitance Using an even capacitance. number (n) of gate fingers can reduce Cdb, Csb to oneonehalf or (n+2)/2n depending on source/drain designation. • Typically it is preferred to reduce drain capacitance more so than source capacitance. • Also use dummy poly strips to minimize mismatch induced by etch undercutting during fab. And these widths of dummy gates can be shorter than the actual gates gates.
• analog transistors often have a large W/L ratio. • Interdigitization can be used in a multiple transistor circuit layout to distribute process gradients across the circuit. This improves matching. • two matched transistors with one node in common: ★ split them in an equal part of fingers (for example 4) ★ interdigitate the 8 elements: AABBAABB or ABBAABBA
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匹配方法 之二:交叉法 interdigitating device 之二:
• 通常在电路中有些大堆部件都必须与一个给定的器件匹配,这个 器件称为定义部件 定义部件(图5-5,P104)。 定义部件
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匹配方法 之二:交叉法 interdigitating device 之二:
school of phye
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匹配方法 之二:交叉法 interdigitating device 之二:
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简单匹配 - asymmetry due to fabrication
• 就CMOS晶体管而言,对其特性影响最大的参数是栅长和栅宽。 • 在工艺中采用的某些刻蚀方法常常在一个方向上刻蚀得快些。这 样发生在一个晶体管宽度上的刻蚀误差将出现在另一个晶体管的 长度上。 20X2 19.8X2.5 画版图时匹配 制造时不匹配 20X2 20.5X1.8
20 19.8 20 20.5
2 1.8
2 2.5
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匹配方法
• 当集成电路产业刚刚起步的时候,制造工业仍然相对落 后。即使你将两个需要匹配的器件放的很近, 我们也仍 然无法保证它们的一致性。 现在虽然制造工艺越来越 精确,但是匹配问题的研究从来就没有停止过, 相反地, 匹配问题显得日益突出和重要。 • 匹配分为横向匹配、 纵向匹配和中心匹配。实现匹配 有三个要点需要考虑: