EDA技术实用教程(第五版)习题答案(第110章)潘
EDA技术实用教程课(潘松)后答案解答
《EDA技术实用教程》部分习题解答习题四习题4-5 列表详细说明MAX+plusII 中prim.mf 和mega_lpm 库中的内容和用法。
答：prim：基本的元件mf：主要是74 系列芯片的逻辑元件mega_lpm：参数可定制的复杂逻辑元件⊕习题4-7 用74139 组成一个5-24 线译码器。
解：共使用 3 片74139 作6 个2-4 译码图习题4-8 用74283 加法器和逻辑门设计实现一位8421BCD 码加法器电路，输入输出均是BCD 码，CI 为低位的进位信号，CO 为高位的进位信号，输入为两个 1 位十进制数A，输出用S 表示。
解：如果二进制的和大于9，需要再加上 6 来补成BCD 码2第 1 章概述图习题4-9 设计一个7 人表决电路，参加表决者7 人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。
解：方法有多种，仅举一例。
有多个 1 位全加器构成。
图其中 1 位全加器的原理图如下：图 1 位全加器第 1 章 概述3习题 4-10 使用 prim 和 mf 库中的元件设计一个周期性产生二进制序列 010******** 的序列发生器，用移 位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。
解：给出一种解法习题 4-11 用 D 触发器设计 3 位二进制加法计数器。
解：注意 D 触发器级联时应取非端，否则只能作分频器下图是异步计数器方式，同步计数器方式请读者自行考虑习题 4-12 用 D 触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数器。
解：用同步计数器来实现。
（事实上要求设计的是一个袼雷码计数器） 考虑不同状态时，对应的 DFF 输入端的值：4 D 0 =Q 第 1 章 概述Q 2 + Q 2 1 Q D 1 = Q 2 0 = D 2 Q Q2Q 0 + Q 2 14-13 应用 4 位全加器和 74374 构成 4 位二进制加法计数器。
EDA技术实用教程答案—潘松
EDA技术实用教程第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系?答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点?答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的‚翻译‛，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。
最新EDA技术实用教程课后答案----潘松版
----------------------- Page 1----------------------- 第一章1-1EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA 和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
EDA技术使用教程课后答案———潘松版
第二章2-1 叙述EDA的FPGA/CPLD设计流程。
P13~16答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
2-2 IP是什么?IP与EDA技术的关系是什么? P24~26IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。
固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。
硬IP提供设计的最终阶段产品：掩模。
2-3 叙述ASIC的设计方法。
P18~19答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。
全定制方法是一种基于晶体管级的，手工设计版图的制造方法。
半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。
半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。
2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。
2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。
P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。
）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。
EDA技术实用教程习题答案潘松_黄继业
章二第
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第二章2-1 叙述EDA的FPGA/CPLD设计流程。
P13~16答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
2-2 IP是什么?IP与EDA技术的关系是什么? P24~26IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。
固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。
硬IP提供设计的最终阶段产品：掩模。
2-3 叙述ASIC的设计方法。
P18~19答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。
全定制方法是一种基于晶体管级的，手工设计版图的制造方法。
半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。
半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。
2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。
2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。
P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。
）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。
EDA技术实用教程课后习题答案
E D A技术实用教程课后习题答案(总6页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--第一章1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系?答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC 的设计和实现；FPGA 和 CPLD 是实现这一途径的主流器件。
FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。
FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。
1-2 与软件描述语言相比，VHDL 有什么特点 P6答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种 CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将 VHDL程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3 什么是综合有哪些类型综合在电子设计自动化中的地位是什么什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
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----------------------- Page 1----------------------- 第一章1-1EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA 和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
EDA潘松课后答案
第一章1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系?答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实现；FPGA 和 CPLD 是实现这一途径的主流器件。
FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。
FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。
1-2 与软件描述语言相比，VHDL 有什么特点? P6答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将 VHDL程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表文件，可称为版图综合或结构综合。
《EDA技术实用教程(第五版)》课后习题答案(第1_10章)
《EDA技术实用教程(第五版)》课后习题及答案1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA实现ASIC设计的现场可编程器件。
1-2 与软件描述语言相比，VHDL有什么特点? P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
EDA技术实用教程课(潘松)后答案解答
《EDA技术实用教程》部分习题解答习题四习题4-5 列表详细说明MAX+plusII 中prim.mf 和mega_lpm 库中的内容和用法。
答：prim：基本的元件mf：主要是74 系列芯片的逻辑元件mega_lpm：参数可定制的复杂逻辑元件⊕习题4-7 用74139 组成一个5-24 线译码器。
解：共使用 3 片74139 作6 个2-4 译码图习题4-8 用74283 加法器和逻辑门设计实现一位8421BCD 码加法器电路，输入输出均是BCD 码，CI 为低位的进位信号，CO 为高位的进位信号，输入为两个 1 位十进制数A，输出用S 表示。
解：如果二进制的和大于9，需要再加上 6 来补成BCD 码2第 1 章概述图习题4-9 设计一个7 人表决电路，参加表决者7 人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。
解：方法有多种，仅举一例。
有多个 1 位全加器构成。
图其中 1 位全加器的原理图如下：图 1 位全加器第 1 章 概述3习题 4-10 使用 prim 和 mf 库中的元件设计一个周期性产生二进制序列 010******** 的序列发生器，用移 位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。
解：给出一种解法习题 4-11 用 D 触发器设计 3 位二进制加法计数器。
解：注意 D 触发器级联时应取非端，否则只能作分频器下图是异步计数器方式，同步计数器方式请读者自行考虑习题 4-12 用 D 触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数器。
解：用同步计数器来实现。
（事实上要求设计的是一个袼雷码计数器） 考虑不同状态时，对应的 DFF 输入端的值：4 D 0 =Q 第 1 章 概述Q 2 + Q 2 1 Q D 1 = Q 2 0 = D 2 Q Q2Q 0 + Q 2 14-13 应用 4 位全加器和 74374 构成 4 位二进制加法计数器。
EDA潘松课后答案
第一章1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系 ?答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实现； FPGA 和CPLD 是实现这一途径的主流器件。
FPGA 和 CPLD 通常也被称为可编程专用 IC ，或可编程 ASIC。
FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC (片上系统)和 ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2 与软件描述语言相比， VHDL 有什么特点 ? P6答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将 VHDL程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l- 3 什么是综合 ?有哪些类型 ?综合在电子设计自动化中的地位是什么? 什么是综合 ? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型 ? 答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。
(2) 从算法表示转换到寄存器传输级(RegisterTransport Level ，RTL)，即从行为域到结构域的综合，即行为综合。
(3) 从 RTL 级表示转换到逻辑门(包括触发器 )的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示 (ASIC 设计)，或转换到FPGA 的配置网表文件，可称为版图综合或结构综合。
EDA潘松课后答案
第一章1- 1 EDA 技术与ASIC 设计和FPGA 开发有什么关系?答：利用EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC 的设计和实现；FPGA 和CPLD 是实现这一途径的主流器件。
FPGA 和CPLD 通常也被称为可编程专用IC ，或可编程ASIC。
FPGA 和CPLD 的应用是EDA 技术有机融合软硬件电子设计技术、SoC (片上系统)和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1- 2 与软件描述语言相比，VHDL 有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU 的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l- 3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL 语言算法表示，即自然语言综合。
(2) 从算法表示转换到寄存器传输级(RegisterTransport Level ，RTL)，即从行为域到结构域的综合，即行为综合。
(3) 从RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到FPGA 的配置网表文件，可称为版图综合或结构综合。
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3-3 给出一个4选1多路选择器的VHDL 描述。
选通控制端有四个输入：S0、S1、S2、S3。
当且仅当S0=0时:Y=A ；S1=0时:Y=B ；S2=0时:Y=C ；S3=0时:Y=D 。
--解：4选1多路选择器VHDL 程序设计。
LIBRARY IEEE 。
USE IEEE.STD_LOGIC_1164.ALL 。
ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC 。
S0,S1,S2,S3 : IN STD_LOGIC 。
Y : OUT STD_LOGIC)。
END ENTITY mux41a 。
ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0)。
BEGINS0_3<=S0&S1&S2&S3。
y<=A WHEN S0_3="0111" ELSE B WHEN S0_3="1011" ELSE C WHEN S0_3="1101" ELSE D WHEN S0_3="1110" ELSE 'Z'。
END ARCHITECTURE one 。
3-4 给出1位全减器的VHDL 描述；最终实现8位全减器。
要求:1)首先设计1位半减器,然后用例化语句将它们连接起来,图4-20中h_suber 是半减器,diff 是输出差(diff=x-y),s_out 是借位输出(s_out=1,x<y),sub_in 是借位输入。
图3-19 1位全加器--解(1.1)：实现1位半减器h_suber(diff=x-y ；s_out=1,x<y) LIBRARY IEEE 。
USE IEEE.STD_LOGIC_1164.ALL 。
ENTITY h_suber ISPORT( x,y: IN STD_LOGIC 。
EDA技术实用教程课后答案---潘松,黄继业
3-3 给出一个4选1多路选择器的VHDL 描述。
选通控制端有四个输入：S0、S1、S2、S3。
当且仅当S0=0时:Y=A ；S1=0时:Y=B ；S2=0时:Y=C ；S3=0时:Y=D 。
--解：4选1多路选择器VHDL 程序设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC; S0,S1,S2,S3 : IN STD_LOGIC; Y : OUT STD_LOGIC); END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINS0_3<=S0&S1&S2&S3;y<=A WHEN S0_3="0111" ELSE B WHEN S0_3="1011" ELSE C WHEN S0_3="1101" ELSE D WHEN S0_3="1110" ELSE 'Z';END ARCHITECTURE one;3-4 给出1位全减器的VHDL 描述；最终实现8位全减器。
要求:1)首先设计1位半减器,然后用例化语句将它们连接起来,图4-20中h_suber 是半减器,diff 是输出差(diff=x-y),s_out 是借位输出(s_out=1,x<y),sub_in 是借位输入。
图3-19 1位全加器--解(1.1)：实现1位半减器h_suber(diff=x-y ；s_out=1,x<y) LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber ISPORT( x,y: IN STD_LOGIC; diff,s_out: OUT STD_LOGIC); END ENTITY h_suber;ARCHITECTURE hs1 OF h_suber IS BEGINDiff <= x XOR (NOT y);xin yina bdiff_out cs_out <= (NOT x) AND y;END ARCHITECTURE hs1;--解(1.2)：采用例化实现图4-20的1位全减器LIBRARY IEEE; --1位二进制全减器顺层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_suber ISPORT(xin,yin,sub_in: IN STD_LOGIC; sub_out,diff_out: OUT STD_LOGIC); END ENTITY f_suber;ARCHITECTURE fs1 OF f_suber ISCOMPONENT h_suber --调用半减器声明语句 PORT(x, y: IN STD_LOGIC; diff,s_out: OUT STD_LOGIC); END COMPONENT;SIGNAL a,b,c: STD_LOGIC; --定义1个信号作为内部的连接线。
EDA潘松课后答案
第一章1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系?答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实现；FPGA 和 CPLD 是实现这一途径的主流器件。
FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。
FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。
1-2 与软件描述语言相比，VHDL 有什么特点? P6答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将 VHDL程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表文件，可称为版图综合或结构综合。
EDA技术实用教程(潘松第5版)-第1、2章
传统的设计方法 自下而上（Bottom-up)的设计方法，是以固定功能元件为基 础，基于电路板的设计方法。在传统的设计方法中，手工设计占 了很大的比例。手工设计一般先按电子系统的具体功能要求进行 功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻 辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择 元器件，设计电路板，最后进行实测与调试。 缺点：1.复杂电路的设计、查错和修改很困难。 2.设计过程中产生大量文档，不易管理 3.设计依赖于现有的通用元器件。 4.设计实现过程与具体生产工艺相关，可移植性差 5.设计后期的仿真不易实现和调试复杂。 6.设计实现周期长，灵活性差，耗时耗力，效率低下
EDA方法 –自上而下（Top-Down)的设计方法。其方案验证与 设计、系统逻辑综合、布局布线、性能仿真、器件 编程等均由 EDA工具一体化完成。 –自上而下（Top - Down)的设计方法可将数字系统 的整体逐步分解为各个子系统和模块，若子系统规 模较大，则还需将子系统进一步分解为更小的子系 统和模快，层层分解，直至整个系统中各个子系统 关系合理，并便于逻辑电路级的设计和实现为止。 –自上而下设计中可逐层描述，逐层仿真，保证满足 系统指标 –EDA技术极大地降低硬件电路设计难度，提高设计 效率，是电子系统设计方法的质的飞跃。
§1.3 EDA设计方法
按功能和实现的先后顺序：
– 正向设计(Forward）：就是由设计者提出一个功能要求，然 后通过综合得到最终的器件实现 – 反向设计(Backward)：就是对已有的器件实现通过分析得到 它的结构和功能
按整体和局部的先后顺序划分:
– 自底向上（Bottom-up）：首先选择具体的逻辑单元，进行 逻辑电路设计，得到系统需要的独立功能模块，然后把这些 模块连接起来，组装成整个系统 – 自顶向下（Top-down）：首先从整体上规划整个系统的功能 和性能，然后系统进行划分，分解为规模较小、功能较为简 单的局部模块，并确立它们之间的联系，直至物理实现
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《EDA技术实用教程(第五版)》习题1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA实现ASIC设计的现场可编程器件。
1-2 与软件描述语言相比，VHDL有什么特点? P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。
综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4 在EDA技术中，自顶向下的设计方法的重要意义是什么? P8~10答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
1-5 IP在EDA技术的应用和发展中的意义是什么? P23~25答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
1-6叙述EDA的FPGA/CPLD设计流程，以及涉及的EDA工具及其在整个流程中的作用。
(P12~14)答：1.设计输入(原理图/HDL文本编辑)(EDA设计输入器将电路系统以一定的表达方式输入计算机)；2.综合(EDA综合器就是将电路的高级语言(如行为描述)转换成低级的，可与FPGA／CPLD的基本结构相映射的网表文件或程序。
)；3.适配(EDA适配器的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、JAM格式的文件。
)；4.时序仿真(ED A时序仿真器就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而，仿真精度高。
)与功能仿真(ED A功能仿真器直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及任何具体器件的硬件特性。
)；5.编程下载(EDA编程下载把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证(Hardware Debugging)。
)；6.硬件测试(最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。
其中EDA的嵌入式逻辑分析仪是将含有载入了设计的FPGA 的硬件系统进行统一测试，并将测试波形在PC机上显示、观察和分析。
)。
2 习题2-1OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。
P34~36OLMC有何功能? 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。
2-2什么是基于乘积项的可编程逻辑结构?P33~34，40什么是基于查找表的可编程逻辑结构?P40~42什么是基于乘积项的可编程逻辑结构?答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。
什么是基于查找表的可编程逻辑结构?答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。
2-3FPGA系列器件中的LAB有何作用? P42~44答：FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。
2-4与传统的测试技术相比，边界扫描技术有何优点? P47~50答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数据。
克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难题。
2-5 解释编程与配置这两个概念。
P51~56答：编程：基于电可擦除存储单元的EEPROM或Flash技术。
CPLD一股使用此技术进行编程。
CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。
电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。
配置：基于SRAM查找表的编程单元。
编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。
大部分FPGA采用该种编程工艺。
该类器件的编程一般称为配置。
对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。
2-6 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P47~51答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。
MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。
3 习题3-1 说明端口模式INOUT和BUFFER有何异同点。
P60INOUT : 具有三态控制的双向传送端口BUFFER: 具有输出反馈的单向东湖出口。
3-2 画出与以下实体描述对应的原理图符号元件:ENTITY buf3s IS --实体1:三态缓冲器PORT(input:IN STD_LOGIC; --输入端enable:IN STD_LOGIC; --使能端output:OUT STD_LOGIC); --输出端END buf3s ;ENTITY mux21 IS --实体2: 2选1多路选择器PORT(in0, in1,sel: IN STD_LOGIC;output:OUT STD_LOGIC);3-3 试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。
--解1：用IF_THEN语句实现4选1多路选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIF s0s1 = "00" THEN y <= a;ELSIF s0s1 = "01" THEN y <= b;ELSIF s0s1 = "10" THEN y <= c;ELSE y <= d;END IF;END PROCESS;END ARCHITECTURE if_mux41;--解2：用CASE语句实现4选1多路选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE case_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINCASE s0s1 IS --类似于真值表的case语句WHEN "00" => y <= a;WHEN "01" => y <= b;WHEN "10" => y <= c;WHEN "11" => y <= d;WHEN OTHERS =>NULL ;END CASE;END PROCESS;END ARCHITECTURE case_mux41;3-4 给出1位全减器的VHDL描述；最终实现8位全减器。