PLD的结构、表示方法及分类

BA
或阵列
可编程
与阵列可编程，或
阵列固定(PAL和
GAL等) BA
或阵列 固定
与阵列 固定
L1 L0
与阵列 可编程
L1 L0
与阵列 可编程
L1 L0
A、B、C三个都输入高电平+5V
L=A•B•C
1
01
11
A
B
C
VCC
D
A、B、C 中有一个为0
L 输出为0；
X
T1
T2
连连接接 连断接开
T3
连连接接
X
T4
断断开开
A、B、C 都为1
输出为1。
L=ABC
L=AC
器件的开关状态不同, 电路实现逻辑函数也就不同
(4) 浮栅MOS管开关
浮栅MOS管
叠栅注入MOS(SIMOS)管 浮栅隧道氧化层MOS(Flotox MOS)管 快闪(Flash)叠栅MOS管
当遂道区的电场强度大到一定程 度，使漏区与浮栅间出现导电遂道， 形成电流将浮栅电荷泄放掉。
遂道MOS管是用电擦除的，擦 除速度快。
c.快闪叠栅MOS管开关 （Flash Memory) （自学）
源极
漏极ቤተ መጻሕፍቲ ባይዱ
s 控制栅 gc d
N+
N+
浮栅
P 型衬gf 底
结构特点: 1.闪速存储器存储单元MOS管的源
极N+区大于漏极N+区，而SIMOS管 的源极N+区和漏极N+区是对称的；
YZ 输出
2. PLD的逻辑符号表示方法
(1) 连接的方式
硬线连接单元
被编程接通单 元
被编程擦除单元
(2)基本门电路的表示方式
与门
F1
ABCD
F1=A•B•C
A
B
F1
C
或门
A BCD
F2=A+B+C+ D
F2=A+B+C+D
A
B
F2
C
D
A AB B
A AB B
L3
L3
输出恒等于0的与门
A AB B
（2）按结构特点划分 简单PLD (PAL，GAL) 复杂的可编程器件(CPLD) : CPLD的代表芯片如：Altera的MAX系列
现场可编程门阵列(FPGA)
（3）按PLD中的与、或阵列是否编程分
PLD中的三种与、或阵列
与阵列固定，或阵 列可编程(PROM)
BA
或阵列 可编程
与阵列、或阵列
均可编程(PLA)
A
L4 A
A
输出为1的与门 输入缓冲器
A
A
EN
A
A
EN
三态输出缓冲器
(3) 编程连接技术
PLD表示的与门 A BCD
熔丝工艺的与门原理图
A
B
C
D
VCC
L
熔丝
L
VCC+(5V)
A B C D VCC
D1
55VV A
L 05VV B
D2
D3
A、B、C有一个输入低电平0V 55VV C
R 3kW
L
高低电平
用不同的浮栅MOS管连接的PLD，编程信息的擦除方法 也不同。SIMOS管连接的PLD，采用紫外光照射擦除； Flotox MOS管和快闪叠栅MOS管，采用电擦除方法。
a.叠栅注入MOS(SIMOS)管 当当浮浮栅栅上上没带有有电负荷电时荷，时给，控使制得栅M加OS上管大的于开V启T1的电控压制变电高压，如， 果M给OS控管制导栅通加。上VT1控制电压，MOS管仍处于截止状态。
GND 5V
漏极 d 5V
N+
N+
浮栅 gf
P 型衬底
VCC
A
B
C
D
L
T1
T2
T3
T4
断开 连接 连接 断开
L=B•C
b.浮栅隧道氧化层MOS(Flotox MOS)管
源极 s
控制栅 gc
漏极 d
N+
N+
浮栅 隧道
gf P 型衬底
浮栅延长区与漏区N+之间的交 叠处有一个厚度约为80A (埃)的薄 绝缘层——遂道区。
2. 浮栅到P型衬底间的氧化绝缘层比 SIMOS管的更薄。
特点：结构简单、集成度高、 编程可靠、擦除快捷。
3.PLD的分类
（1）按集成密度划分为
可编程逻辑器件 （PLD）
低密度可编程逻辑器件 （LDPLD）
高密度可编程逻辑器件 （HDPLD）
PROM PLA PAL GAL EPLD CPLD FPGA
PLD的结构、表示方法及分类
1、PLD的基本结构
• •
可通由过或寄阵存列器直输P接出L输，D出主构，成体构时成序组方合式输输出出；。
输入信号 输入 互补
电路
输入
输出函数
与门
或门
输出
阵列 乘积项 阵列 和项 电路
反馈输入信号
互补
与
输入
与门 阵列 乘积项
或门 阵列
和项
门 阵 列
输入 BA
(b)
或 门 阵 列
源极 s
漏极 d
控制栅 gc
GGNNDD 255VV
25V
iD
浮栅无电子
浮栅有电子
N+
N+
浮栅 gf
P 型衬底
O
VT1
VT2
v GS
编程前
编程后
若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。
截止
源极 s
漏极 d
控制栅 gc
GND 5V
5V
N+
N+
浮栅 gf
P 型衬底
导通
源极 s 控制栅 gc