数字时钟设计

《数字时钟的设计》课程设计报告

一、设计题目

数字时钟的设计

二、设计要求

本次设计以数字电子为主，实现对时、分、秒、星期数字显示的计时装置，周期为24 小时，显示满刻度为 23 时 59 分 59 秒，并具有校时功能和整点报时功能的数字电子钟。

(1)设计一个 555 多谐振荡器经分频电路产生标准的秒脉冲发生器；

(2)能准确显示时间，分和秒为 00-59 六十进制，时为 00-23 二十四进制，周为 1-7七进制；

(3) 当数字钟接通电源或出现计时误差时，能对电路进行校准；

(4) 能在整点到来前，按照每隔一秒间断的规律发出声响，以最后一声声响结束时刻为整点时刻。

三、设计思路

数字钟主要分为数码显示器、60进制和24进制计数器、秒脉冲产生电路、校时和报时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进制计数器和24进制计数器，在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。60进制可由10进制和6进制的计数器串联而成，24进制可由4进制和2进制的计数器串联而成。计数部分再将输出信号送给译码器和BCD数码管构成的显示电路，即可进行时间的输出。

频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。但定位于测试时的简便，和检查时的方便特把555定时器的频率调为1013HZ。在实际仿真时，直接用555时基电路产生1HZ时钟脉冲供计数电路使用。有了基本的计时电路后，再用门电路与相关开关、喇叭构成具有报时和调时功能的扩展电路，基本设计框图如图1所示。

图1 数字时钟的总体设计方案框图

1、各模块设计原理

1.时钟的设计：

时的计数以24小时为周期，按通常的习惯，24小时计数器的计数序列为00，01，…，22，23，00，…，即当计数到23小时59分59秒时，再来一个秒脉冲，计数器就进到00时00分00秒。这样，可利用反馈置数或反馈清零法进行二十四进制计数，本实验采用74LS161进行设计。

2.分、秒的设计：

分和秒计数器都是模M=60的计数器。计数规律为00，01，…，58，59，00，…。它们的个位都是十进制，而十位则是六进制。

3.译码显示：

将计数器和闹钟输出的4位二进制代码，译码显示出相应的十进制数状态，可利用显示译码器和数码管实现。

4.校时电路：

校时可用1s脉冲快速校正，也可手动产生单次脉冲慢校正至时或者分计数器。可设置不同脉冲来控制实现校正或正常计数。

5.定时控制：

数字钟在指定的时刻发出信号，实现闹钟功能，通过数据选择器使得在设定闹钟是可在数码管上显示设定时间而不影响正常计数。

6.正点报时：

每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻，即当分达到59，秒达到50开始发出声响，50、52、54、56、58、60（高音）。

2、主要芯片介绍

（1）NE555 定时器

NE555 定时器是一种模拟和数字功能相结合的中规模集成器件，555 定时器的电源电压范围宽，可在 4.5V——16V 工作，输出驱动电流约为 200mA，因而其输出可与 TTL、CMOS或者模拟电路电平兼容。555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555 定时器内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。555 定时器提供两个基准电压和。

555定时器内部结构如图1 所示。

图 1 555 定时器的内部电路结构

555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 SR 触发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比

较器C

1的反相输入端的电压为，C

2

的同相输入端的电压为。若触发输入3

Vcc

3

2Vcc

3

2Vcc

3

Vcc

端TR 的电压小于

，则比较器C 2的输出为 1，可使 SR 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的 电压大于，同时 TR 端的电压大于，则C 1的输出为 1，C 2 的输出为 0，可将 SR

触发器置 0，使输出为低电平。555 定时器的功能表见表 3-3。

555 的功能表

555 定时器的管脚如图 2 所示。

图 2 555 定时器的管脚图

3

Vcc

32Vcc 3

Vcc

（2）74LS160

74LS160 是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。

74LS160 是可预置的十进制同步计数器(异步清除),74LS160 的清除端是异步的,当清除端 MR 为低电平时，不管时钟端 CP 状态如何，即可完成清除功能。74LS160 的预

置是同步的，当置入控制器 PE 为低电平时，在 CP 上升沿作用下，输出端与数据输入端一致。对于 74LS160，当 CP 由低电平至高电平或跳变前，如果计数控制端 CEP、CET 为高电平，则 PE 应避免由低电平向高电平的跳变。为了让其正常工作，应先把 CEP、

CET、PE、MR 端接入正确的高低电平。

十进制计数器 74LS160 的管脚如图 3 所示。

图 3 74LS160 管脚图

（3）74LS48

共阴极译码器 74LS48 是一个 BCD 码七段译码驱动器，与它同类型的还有共阴极的CD4511,译码器 74LS48 管脚图如图 4 所示。