ADPCM模块电路设计规范标准[详]

目录
1概述 (2)
1.1任务 (2)
1.2说明 (2)
2顶层模块设计 (2)
2.1 电路整体结构 (2)
2.2 顶层模块描述 (3)
3子模块设计 (4)
3.1 编码电路设计 (4)
3.2 解码电路设计 (5)
3.3 其他模块设计 (5)
1概述
1.1任务
本模块可通过部的编码器完成16位PCM数据的IMA-ADPCM格式编码，压缩比为4：1，并可通过部的解码器将其重新解码为PCM数据。

1.2说明
●端口变量使用大写，如AAA
●模块部信号使用小写，如aaa
●同一类的不同信号使用下划线分割，如PCM_IN
2顶层模块设计
2.1 电路整体结构
基于ADPCM算法，可将语音编解码芯片分成编码、解码、存储、控制和时钟几个模块。

编码模块实现数据压缩功能，将输入的PCM信号转换成ADPCM码；存储模块在控制模块的作用下，保存编码所得的ADPCM码；解码模块实现解压缩功能，将ADPCM码转换得到PCM 码；控制模块的作用是控制其他模块的协调工作；时钟模块主要实现对外部晶振的原始时钟信号进行分频，以得到电路系统实际所需的时钟信号。

电路整体结构如图1所示，其中En_en、En_de分别是编码和解码的使能信号,RST则为复位信号。

当WE为“1”时，RAM写有效，而当WE为“0”时，RAM读有效，CS为“l”时，RAM可进行写或者读操作。

图1 电路整体结构图
2.2 顶层模块描述
本设计采用自顶向下的设计思想，其顶层模块描述如下：
module ADPCM_TOP(PCM_OUT, PCM_IN, RECORD, PLAY, CLK, CLK8K);
parameter ADDR_WIDTH=16;
parameter PCM_WIDTH=16;
input [PCM_WIDTH-l:0] PCM_IN;
wire [PCM_WIDTH-1:0] PCM_IN;
output [PCM_WIDTH-1:0] PCM_OUT;
wire [PCM_WIDTH-1:0] PCM_OUT;
input CLK, RECORD, PLAY;
output CLK8K;
wire [3:0] code_in, code_out;
wire en_encoder, en_decoder,re_rst, pl_rst, we,cs;
wire [ADDR_WIDTH-1:0] address;
assign CLK8K=CLK_8K;
CLOCK_GE U0(CLK, RECORD, CLK_8K);
encoder U1(PCM_IN, re_rst, en_encoder, CLK_8K, code_in);
RAM U2(address, we, cs, CLK_8K, code_in, code_out);
decoder U3(pl_rst, CLK_8K, code_out, en_decoder, PCM_OUT);
CONTROL U4(cs, re_rst, pl_rst, en_encoder, en_decoder, we, address, RECORD, PLAY, CLK_8K);
Endmodule
其接口图见下图2：
图2 ADPCM接口图
表1 ADPCM_TOP 模块端口描述
3子模块设计
3.1 编码电路设计
编码电路实现数据压缩功能，将输入的PCM 信号转换成均匀的PCM 码，然后与预测信号进行差分，得到的差分信号经过“自适应量化器”进行压缩编码得到ADPCM 码，ADPCM 码被返回经过“逆自适应量化器”以及“自适应预测器”用来构建下一个预测信号PCM_IN 为编码器输入信号
(PCM 码)，CODE 为编码后得到的输出信号(ADPCM 码)。

其简化框图如下图3所示：
图3 ADPCM 编码框图
编码电路模块描述：
模块定义为：encoder(PCM_IN, RST, EN, CLK, CODE);
表2 编码器端口描述
编码模块的状态转换图见下图4所示：
图4 ADPCM编码状态转换图
3.2 解码电路设计
解码电路实现解压缩功能，将ADPCM码经过“逆自适应量化器”得到量化差分信号，量化差分信号与预测值相加得到重构信号，然后转换成PCM码。

其简化框图如下图5所示：
图5 ADPCM解码框图
解码器模块定义为：decoder(RST, CLK, CODE, EN, PCM_OUT);
表3 解码器端口描述
ADPCM解码模块状态转换图见下图6所示：
3.3 其他模块设计
控制电路控制其他电路模块的协调工作，在编码的同时使能存储器写入信号，使编码电路输出数据可以及时存入存储器；在解码的同时使能存储器读出信号，编码和解码不能同时进行。

时钟电路主要实现对外部晶振的原始时钟信号进行分频，以得到电路系统实际所需的时钟信号。

存储器模块定义为：RAM(ADDRESS, WE, CS, CLK_8K, CODE_IN, CODE_OUT)；
其端口描述见下表4：
图6 ADPCM解码状态转换图。