AD9959数据手册部分内容中文翻译

AD9959数据手册（部分）
GENERALDESCRIPTION概述
oa16-levelmodulationoffrequency,phase,oramplitude(FSK,PSK,ASK).Modulationisperformedb yapplyingdatatotheprofilepins.Inaddition,theAD9959alsosupportslinearsweepoffrequency,phase,or amplitudeforapplicationssuchasradarandinstrumentation.
AD9959含有四个直接数字频率合成器（DDS），提供各通道独立的频率、相位和振幅控制。

这种灵活性可以用来纠正信号之间的不平衡，这种不平衡是由于模拟处理，如滤波，放大，或PCB布局相关的不匹配导致。

因为所有通道共用一个系统时钟，因此固有的同步。

也支持多个设备的同步。

AD9959可以执行16级频率、相位、振幅（FSK，PSK，ASK）调制，通过将数据传到配置引脚执行。

此外，AD9959还支持频率、线性扫频、相位或振幅的应用，如雷达和仪表。

TheAD9959serialI/Oportoffersmultipleconfigurationstoprovidesignificantflexibility.TheserialI/ OportoffersanSPI-compatiblemodeofoperationthatisvirtuallyidenticaltotheSPIoperationfoundinearl ierAnalogDevices,Inc.,DDSproducts.Flexibilityisprovidedbyfourdatapins(SDIO_0/SDIO_1/SDIO_2/S DIO_3)thatallowfourprogrammablemodesofserialI/Ooperation.
AD9959的串行I/O端口提供了多种配置，提供显着的灵活性。

串行I/O端口提供了一个SPI兼容的操作模式，SPI操作与较早的模拟设备公司DDS产品几乎相同。

灵活性是通过四个数据引脚（sdio_0/sdio_1/sdio_2/sdio_3）允许四可编程串行I/O操作模式来实现的。

TheAD9959usesadvancedDDStechnologythatprovideslowpowerdissipationwithhighperforman ce.Thedeviceincorporatesfourintegrated,highspeed10-bitDACswithexcellentwidebandandnarrow-b andSFDR.Eachchannelhasadedicated32-bitfrequencytuningword,14bitsofphaseoffset,anda10-bitou tputscalemultiplier.
AD9959采用先进的DDS技术，提供低高性能低功耗。

该器件集成了四个高速10位DAC 具有优良的宽带和窄带SFDR。

每个通道有一个专门的32位频率调谐字，14位相位偏移，和一个10位幅度调节输出。

DAC的输出供给参考必须通过电阻接到AVDD或接到AVDD中心抽头变压器。

每个DAC 有自己的可编程参考，能提供各通道的不同满量程电流。

REFCLK作为输入时，DDS核心作为一个高分辨率分频器，以DAC提供输出。

REFCLK输入源对所有通道是一样的，可直接驱动或用于与一个集成的REFCLK乘法器组合（PLL），最高500MSPS。

PLL倍增因子可编程，从4到20的整数。

REFCLK输入还可作为一个振荡器电路，支持外部晶振作为参考源。

该晶振必须介于20兆赫和30兆赫。

晶振可用于与REFCLK倍频组合。

40°Cto+85°C.
AD9959使用节省空间的56引脚LFCSP封装。

DDS的核心（AVDD和DVDD引脚）由1.8V 供电。

数字I/O接口（SPI）的工作在3.3V，要求dvdd_I/O（引脚49）连接到3.3V。

AD9959可运行在超过工业温度范围的-40°C到85°C。

ABSOLUTEMAXIMUMRATINGS绝对最大额定值
Table2.表2
Parameter参数Rating额定值
MaximumJunctionTemperature最大结温150°C
DVDD_I/O(Pin49) 4V
AVDD,DVDD 2V
DigitalInputVoltage(DVDD_I/O=3.3V)数字输入电压0.7Vto+4V
DigitalOutputCurrent数字输出电流5mA
StorageTemperatureRange存储温度–65°Cto+150°C
OperatingTemperatureRange操作温度–40°Cto+85°C
LeadTemperature(10secSoldering)焊接温度300°C
θJA 21°C/W
θJC 2°C/W
THEORYOFOPERATION操作原理
DDSCOREDDS核心
TheAD9959hasfourDDScores,eachconsistingofa32-bitphaseaccumulatorandphase-to-amplitud econverter.Together,thesedigitalblocksgenerateadigitalsinewavewhenthephaseaccumulatorisclocke dandthephaseincrementvalue(frequencytuningword)isgreaterthan0.Thephase-to-amplitudeconver tersimultaneouslytranslatesphaseinformationtoamplitudeinformationbyacos(θ)operation.Theout putfrequency(fOUT)ofeachDDSchannelisafunctionoftherolloverrateofeachphaseaccumulator.Theex actrelationshipisgiveninthefollowingequation:
AD9959有四个DDS 内核，每个含32相位累加器和相位-幅度转换器。

这些数字模块在一起产生数字正弦波，当相位累加器的时钟和相位增量值（频率调谐字）大于0。

相位幅度转换器同时通过COS （θ）操作，转换相位信息到幅度信息。

每个DDS 通道输出频率（f out ）是每个相位累加器的转换函数。

确切的关系在下面的等式中给出：
where:f S isthesystemclockrate.
FTWisthefrequencytuningwordandis0≤FTW ≤231.
232representsthephaseaccumulatorcapacity.
其中：
f s 是系统时钟速率。

FTW 是频率调谐字和0≤FTW ≤231。

232表示相位累加器容量。

Becauseallfourchannelsshareacommonsystemclock,theyareinherentlysynchronized.
因为所有四个通道共用一个系统时钟，他们是本质同步的。

DDS 的核心架构还支持输出信号的相位偏移，由信道的相位偏移（cpow ）字实现。

cpow 是一个14位的寄存器，存储相位偏移值。

此值添加到相位累加器的输出，偏移电流信号相位。

每个通道都有自己的相位偏移字寄存器。

此功能可用于设置所有通道的相位相关关系。

相位偏移量实际值由以下方程给出：
DIGITAL-TO-ANALOGCONVERTER 数模转换
TheAD9959incorporatesfour10-bitcurrentoutputDACs.TheDACconvertsadigitalcode(amplitude )intoadiscreteanalogquantity.TheDACcurrentoutputscanbemodeledasacurrentsourcewithhighoutp utimpedance(typically100k
Ω).UnlikemanyDACs,thesecurrentoutputsrequireterminationintoAVDDviaaresistororacenter-tappe dtransformerforexpectedcurrentflow.
AD9959采用四个10位电流输出DAC 。

DAC 将数字代码（幅度）转换成离散的模拟量。

DAC 的电流输出可以被建模为高输出阻抗的电流源（通常为100K Ω）。

不像许多DAC ，这些电流输出要求通过电阻器或中心抽头变压器接到AVDD 以获得预期的电流。

EachDAChascomplementaryoutputsthatprovideacombinedfull-scaleoutputcurrent(I OUT +I OUT ____
).Theoutputsalwayssinkcurrent,andtheirsumequalsthefull-scalecurrentatanypointintime.Thefull-scalecurrentiscontrolledbymeansofanexternalresistor(RSET)andthescalableDACcurrentcontrolbitsdi scussedintheModesofOperationsection.Theresistor,RSET,isconnectedbetweentheDAC_RSETpinanda nalogground(AGND).Thefull-scalecurrentisinverselyproportionaltotheresistorvalueasfollows:
每个DAC 互补输出提供一个组合的满量程输出电流（输出电流和输入电流）。

输出总是吸收电流，在任何时间点它们的和等于满量程电流。

满量程电流通过一个外部电阻器（RSET ）控制和操作模式部分中讨论的DAC 的电流位进行尺度控制。

电阻RSET ，连接DAC_REST 脚和模拟地（AGND ）之间。

满量程电流与电阻值成反比：
Themaximumfull-scaleoutputcurrentofthecombinedDACoutputsis15mA,butlimitingtheoutputt o10mAprovidesoptimalspurious-freedynamicrange(SFDR)performance.TheDACoutputvoltagecomp liancerangeisAVDD+0.5VtoAVDDisrangecouldpotentiallydam-agetheDACoutputcircuitry.
最大满量程的输出组合DAC电流为15mA，但限制输出到10毫安以提供最优的无杂散动态范围（SFDR）性能。

DAC的输出电压范围为AVDD+0.5V电压AVDD0.5V。

超出了这个范围可能会导致谐波失真过大。

应注意负载，以保持其输出电压在其合规范围。

超过这个范围可能损坏DAC输出电路。

MODESOFOPERATION操作模式
Therearemanycombinationsofmodes(forexample,single-tone,modulation,linearsweep)thatthe AD9959canperformsimultaneously.However,somemodesrequiremultipledatapins,whichcanimposel imitations.Thefollowingguidelinescanhelpdetermineifaspecificcombinationofmodescanbeperforme dsimultaneouslybytheAD9959.
有许多组合模式（例如，单音，调制，线性扫频），AD9959能够同时进行。

然而，一些模式需要多个数据引脚，它可以施加限制。

下面的指南可以帮助确定模式的特定组合是否可以用AD9959同时进行。

CHANNELCONSTRAINTGUIDELINES通道约束准则
·Single-tonemode,two-levelmodulationmode,andlinearsweepmodecanbeenabledonanychannela ndinanycombinationatthesametime
单音模式，两电平调制模式，线性扫频繁模式，可以启用在任何通道，并在同一时间任何组合。

·Anyoneortwochannelsinanycombinationcanperformfour-levelmodulation.Theremainingchannels canbeinsingle-tonemode.
任何一个或两个通道可在任何组合执行四电平调制。

剩余的通道可以在单音模式。

·Anychannelcanperformeight-levelmodulation.Thethreeremainingchannelscanbeinsingle-tonemo de.
任何一个通道都可以执行八电平调制。

三个剩余信道可以在单音模式。

·Anychannelcanperform16-leveldirectmodulation.Thethreeremainingchannelscanbeinsingle-tone mode.
任何一个通道都可以执行16电平直接调制。

三个剩余信道可以在单音模式。

·TheRU/RDfunctioncanbeusedonallfourchannelsinsingle-tonemode.SeetheOutputAmplitudeCont rolModesectionfortheRU/RDfunction.
所有四个通道可以在单音模式下使用RU/RD功能。

见输出幅度控制块。

·WhenProfilePinP2andProfilePinP3areusedforRU/RD,anytwochannelscanperformtwo-levelmodul ationwithRU/RDoranytwochannelscanperformlinearfrequencyorphasesweepwithRU/RD.Theothert wochannelscanbeinsingle-tonemode.
当配置引脚P2和配置引脚P3用于RU/RD，任何两个通道可以执行二电平调制与RU/RD，或任何两个通道可以执行线性频率或相位扫描与RU/RD。

其他两个通道可以处于单音模式。

·WhenProfilePinP3isusedforRU/RD,anychannelcanbeusedineight-levelmodulationwithRU/RD.The otherthreechannelscanbeinsingle-tonemode.
当配置引脚P3用于RU/RD，任何通道可以用在八电平调制与RU/RD，另三通道可以在单音模式。

WhentheSDIO_1,SDIO_2,andSDIO_3pinsareusedforRU/RD,anyoneortwochannels,anythreechannel s,orallfourchannelscanperformtwo-levelmodulationwithRU/RD.Anychannelsnotinthetwo-levelmod ulationcanbeinsingle-tonemode.
当sdio_1，sdio_2，和sdio_3引脚用于RU/RD，任何一个或两个通道，三通道，四通道或可以进行两级调制。

其它任何通道不在两级调制的，可以处于单音模式。

WhentheSDIO_1,SDIO_2,andSDIO_3pinsareusedforRU/RD,anyoneortwochannelscanperformfour-l evelmodulationwithRU/RD.Anychannelsnotinfour-levelmodulationcanbeinsingle-tonemode.
当sdio_1，sdio_2，和sdio_3引脚用于RU/RD，任何一个或两个通道可以进行四级调制。

其它任何通道进行单频模式。

WhentheSDIO_1,SDIO_2,andSDIO_3pinsareusedforRU/RD,anychannelcanperform16-levelmodulati onwithRU/RD.Theotherthreechannelscanbeinsingle-tonemode.
当sdio_1，sdio_2，和sdio_3引脚用于RU/RD，任何一个通道可以进行16级调制，其他三个渠道可以在单频模式。

Amplitudemodulation,linearamplitudesweepmodes,andtheRU/RDfunctioncannotoperat esimultaneously,butfrequencyandphasemodulationcanoperatesimultaneouslyastheRU/RDfunction .
振幅调制，线性振幅扫描模式，和RU/RD功能不能同时操作，但是，频率和相位调制可以同时随着RU/RD功能操作。

POWERSUPPLIES电源供应
AVDD和DVDD引脚提供DDS核心的电力供应，和支持模拟电路。

这些引脚连接到1.8V额定电源。

dvdd_I/O引脚连接到3.3V额定电源。

所有数字输入3.3V逻辑，除了clk_mode_sel输入。

clk_mode_sel（引脚24）是一个模拟输入和应由1.8伏逻辑操作。

SINGLE-TONEMODE单音模式
Single-tonemodeisthedefaultmodeofoperationafteramasterresetsignal.Inthismode,allfourDDS channelsshareacommonaddresslocationforthefrequencytuningword(Register0x04)andphaseoffset word(Register0x05).Channelenablebitsareprovidedincombinationwiththesesharedaddresses.Asare sult,thefrequencytuningwordand/orphaseoffsetwordcanbeindependentlyprogrammedbetweencha nnels(seethefollowingStep1throughStep5).ThechannelenablebitsdonotrequireanI/Oupdatetoenabl eordisableachannel.
单音模式是主复位信号后的缺省操作模式。

在这种模式下，所有四个DDS通道共享频率调谐字（寄存器0x04）和相位偏移字（寄存器0x05）。

通道使能位与这些共享地址组合使用。

作为结果，频率调谐字和/或相位偏移字可以在通道之间独立编程（见下面步骤1到步骤5）。

通道使能位不要求I/O更新使能或禁用信道。

SeetheRegisterMapsandBitDescriptionssectionforadescriptionofthechannelenablebitsinthech annelselectregister(CSR,Register0x00).Thechannelenablebitsareenabledordisabledimmediatelyafte rtheCSRdatabyteiswritten.
请参见寄存器映射和位描述部分，信道使能位的描述在通道选择寄存器（CSR，寄存器
0x00）。

在CSR数据字节写入后，通道使能位立即使能或禁用。

如果需要的话，地址共享使信道能够同时写入。

默认状态启用所有通道使能位。

因此，频率调谐字和/或相位偏移字是所有通道共用的，可以只通过串行输入输出端口写一次。

Thefollowingstepspresentabasicprotocoltoprogramadifferentfrequencytuningwordand/orpha seoffsetwordforeachchannelusingthechannelenablebits.
下面的步骤介绍了一个基本的协议，用来使用通道使能位对每个通道编程实现不同频率调谐字和/或相位偏移字。

1．PoweruptheDUTandissueamasterreset.Amasterresetplacesthepartinsingle-tonemodeandsi ngle-bitmodeforserialprogrammingoperations(refertotheSerialI/OModesofOperationsection).Freq uencytuningwordsandphaseoffsetwordsdefaultto0atthispoint.
DUT上电和执行主复位。

主复位将部件置于单音模式和单位模式串行编程操作（参照串行I/O模式操作部分）。

频率调谐字和相位偏移字默认为0在这一点上。

2.Enableonlyonechannelenablebit(Register0x00)anddisabletheotherchannelenablebits.
只让一个通道使能位使能（寄存器0x00）和禁用其他通道使能位。

ingtheserialI/Oport,programthedesiredfrequencytuningword(Register0x04)and/orthepha seoffsetword(Register0x05)fortheenabledchannel.
使用串行I/O口，为使能通道的频率调谐字（寄存器0x04）和/或相位偏移字（寄存器0x05）编程。

4.RepeatStep2andStep3foreachchannel.
每个通道重复步骤2和步骤3。

5．SendanI/Oupdatesignal.AfteranI/Oupdate,allchannelsshouldoutputtheirprogrammedfrequ encyand/orphaseoffsetvalue.
发送I/O更新信号。

在I/O更新后，所有通道应输出其编程频率和/或相位偏移值。

Single-ToneMode—MatchedPipelineDelay单音模式匹配管道延迟
在单频模式，对于DAC输入的所有频率，相位和振幅的变化提供相匹配的AD9959管道延迟。

这避免了此类应用处理这些三个输入端口之间的不同管道延迟。

该功能是通过维持在通道功能寄存器（CFR，寄存器0x03）中的匹配管道延迟活动位实现。

此功能仅适用于单音模式。

REFERENCECLOCKMODES参考时钟模式
AD9959支持参考时钟的多个配置，产生内部的系统时钟。

作为一种选择，部件时钟直接使用一个高频率的时钟源，系统时钟可以使用内部，基于PLL参考时钟乘法器生成。

一个片上振荡器电路也可通过连接晶体的时钟输入引脚，提供一个低频参考信号。

启用这些功能，允许部件操作低频时钟操作源，仍然可以提供一个高更新速率的DDS和数模转换器。

然而，要使用时钟乘法器改变输出相位噪声特性。

对于最佳相位噪声性能，高转换速率时一个干净，稳定的时钟是必需的（见图17图18）。

SCALABLEDACREFERENCECURRENTCONTROLMODE可缩放DAC参考电流控制模式
RSETiscommontoallfourDACs.Asaresult,thefull-scalecurrentsareequalbydefault.ThescalableDA Creferencecanbeusedtosetthefull-scalecurrentofeachDACindependentfromoneanother.Thisisaccom plishedbyusingtheregisterbitsCFR[9:8].Table5showshoweachDACcanbeindividuallyscaledforindepe ndentchannelcontrol.Thisscalingprovidesforbinaryattenuation.
RSET是所有四个DAC共用的。

其结果是，满量程电流在缺省情况下相等。

可缩放DAC
参考用于设置每个DAC独立的满量程电流。

这是通过使用寄存器位CFR[9:8]完成。

表5显示了如何让每个DAC可以单独缩放独立的信道控制。

这个缩放提供二进制衰减。

Table5.DACFull-ScaleCurrent表5DAC满量程电流
CFR[9:8] LSBCurrentStateLSB的当前状态
11 Fullscale全尺度
01 Halfscale半尺度
10 Quarterscale四分之一尺度
00 Eighthscale八分之一尺度
POWER-DOWNFUNCTIONS断电功能
TheAD9959supportsanexternallycontrolledpower-downfeatureandthemorecommonsoftware programmablepower-downbitsfoundinpreviousAnalogDevicesDDSproducts.Thesoftwarecontrolpo wer-downallowstheinputclockcircuitry,theDAC,andthedigitallogic(foreachseparatechannel)tobeindi viduallypowereddownviauniquecontrolbits(CFR[7:6]).Thesebitsarenotactivewhentheexternallycont rolledpower-downpin(PWR_DWN_CTL)ishigh.Whentheinputpin,PWR_DWN_CTL,ishigh,theAD9959 entersapower-downmodebasedontheFR1[6]bit.WhenthePWR_DWN_CTLinputpinislow,theexternal power-downcontrolisinactive.WhenFR1[6]=0andthePWR_DWN_CTLinputpinishigh,theAD9959isput intoafastrecoverypower-downmode.Inthismode,thedigitallogicandtheDACdigitallogicarepoweredd own.TheDACbiascircuitry,PLL,oscillator,andclockinputcircuitryarenotpowereddown.
AD9959支持外部控制的断电功能和更常见的软件可编程断电位，同AD公司以前的DDS 产品。

软件控制关机通过唯一的控制位（CFR[7：6]）允许输入时钟电路，DAC，和数字逻辑（每个单独的通道）被单独断电。

这些位不活跃，当外部控制电源关引脚（pwr_dwn_ctl）高时。

当输入引脚，pwr_dwn_ctl，高时，AD9959基于FR1[6]位模式进入断电模式。

当pwr_dwn_ctl 输入引脚低，外部电源关断控制处于非活动状态。

当FR1[6]=0，pwr_dwn_ctl输入引脚为高，AD9959进入掉电快速恢复模式。

在这种模式下，数字逻辑和DAC数字逻辑断电。

DAC偏置电路，锁相环，振荡器和时钟输入电路没有断电。

WhenFR1[6]=1andthePWR_DWN_CTLinputpinishigh,theAD9959isputintofullpower-downmod e.Inthismode,allfunctionsarepowereddown.ThisincludestheDACandPLL,whichtakeasignificantamou ntoftimetopowerup.WhenthePLLisbypassed,thePLLisshutdowntoconservepower.WhenthePWR_D WN_CTLinputpinishigh,theindividualpower-downbits(CFR[7:6]andFR1[7])areinvalid(don’tcare)and unused.WhenthePWR_DWN_CTLinputpinislow,theindividualpower-downbitscontrolthepower-dow nmodesofoperation.Notethatthepower-downsignalsarealldesignedsuchthatLogic1indicatesthelow powermodeandLogic0indicatesthepowered-upmode.
当FR1[6]=1，pwr_dwn_ctl输入引脚为高，AD9959进入全面断电模式。

在这种模式下，所有功能断电。

这包括DAC和PLL，这需要大量的时间来上电。

当锁相环被旁通，PLL关闭以节省电力。

当pwr_dwn_ctl输入引脚为高，独立的关电位（CFR[7：6]和FR1[7]无效）（不用管）未使用。

当pwr_dwn_ctl输入引脚是低时，独立掉电位控制掉电操作模式。

请注意，掉电信号都是这样设计的逻辑1表示低功耗模式和逻辑0表示上电模式。

28页
OUTPUTAMPLITUDECONTROLMODE输出幅度控制模式The10-bitscalefactor(multiplier)controlstheramp-upandramp-down(RU/RD)timeofanon/offem issionfromtheDAC.Inbursttransmissionsofdigitaldata,itreducestheadversespectralimpactofabruptbu rstsofdata.Themultipliercanbebypassedbyclearingtheamplitudemultiplierenablebit(ACR[12]=0).
10位比例因子（乘法器）控制DAC的开/关输出的斜坡上升和斜坡下降（RU/RD）时间。

在数字数据突发传输时，它减少了突发数据不利的谱影响。

该乘法器可以被旁通，通过清除幅度乘法器使能位（ACR[12]=0）。

AutomaticandmanualRU/RDmodesaresupported.Theautomaticmodegeneratesazero-scaleupt oafull-scale(10bits)linearrampataratedeterminedbyACR(Register0x06).Thestartanddirectionofthera mpcanbecontrolledbyeithertheprofilepinsortheSDIO_1/SDIO_2/SDIO_3pins.Manualmodeallowsth eusertodirectlycontroltheoutputamplitudebymanuallywritingtotheamplitudescalefactorvalueinthe ACR(Register0x06).ManualmodeisenabledbysettingACR[12]=1andACR[11]=0.
支持自动和手动RU/RD模式。

自动模式生成一零尺度到满量程（10位）线性斜坡速率由，由ACR（寄存器0x06）确定。

这个斜坡的开始和方向可以控制，通过配置引脚或
sdio_1/sdio_2/sdio_3引脚。

手动模式允许用户通过在ACR（寄存器0x06）编写振幅比例因子值，直接控制输出幅度。

手动模式使能是通过设置ACR[12]=1和ACR[11]=0。

AutomaticRU/RDModeOperation自动RU/RD操作模式
AutomaticRU/RDmodeisactivewhenbothACR[12]andACR[11]areset.WhenautomaticRU/RDise nabled,thescalefactorisinternallygeneratedandappliedtothemultiplierinputportforscalingtheoutput. Thescalefactoristheoutputofa10-bitcounterthatincrements/decrementsataratesetbythe8-bitoutput ramprateregister.Thescalefactorincrementsiftheexternalpinishighanddecrementsifthepinislow.Thei nternallygeneratedscalefactorstepsizeiscontrolledbyACR[15:14].Table21describestheincrement/dec rementstepsizeoftheinternallygeneratedscalefactorperACR[15:14].
当ACR[12]和ACR[11]被设置时，自动RU/RD模式激活。

当启用自动RU/RD，比例因子在内部生成并应用到乘法器输入端口以缩放输出。

比例因子是一个10位的计数器，递增/递减的速率由8位输出斜坡速率寄存器设置。

外部引脚是高时比例因子递增，如果引脚是低比例因子递减。

内部生成比例因子步长是由ACR[15:14]控制。

表21描述了每ACR[15:14]内部产生的比例因子递增/递减的步长。

oftheamplitudescalefactor(ACR[9:0]).Thisallowstheusertoramptoavaluelessthanfullscale.
这种模式的一个特殊之处是，允许的最大输出振幅是有限的，由比例因子（ACR[9：0]）的内容确定。

这允许用户斜率到一个小于满刻度的值。

RampRateTimer缓变率定时器
Therampratetimerisaloadabledowncounterthatgeneratestheclocksignaltothe10-bitcountertha tgeneratestheinternalscalefactor.TherampratetimerisloadedwiththevalueoftheLSRR(Register0x07)e achtimethecounterreaches1(decimal).Thisloadandcountdownoperationcontinuesforaslongastheti merisenabledunlessthetimerisforcedtoloadbeforereachingacountof1.IftheloadARRatI/O_UPDATEbi t(ACR[10])isset,therampratetimerisloadedatanI/Oupdate,achangeinprofileinput,oruponreachingav alueof1.Theramptimercanbeloadedbeforereachingacountof1bythreemethods.
缓变速率定时器是一个可加载递减计数器，产生时钟信号到10位计数器，生成内部比例因子。

每次计数器达到1（十进制）时，缓变速率定时器加载LSRR（寄存器0x07）的值。

只要定时器启用，负载和减计数操作继续，除非计时器是达到计数1之前被迫加载。

如果负载ARR在I/o_update位（ACR[10]）被设定，缓变速率定时器在一个I/O更新，在输入的变化，或在到达一个值1时加载。

斜坡计时器可以在达到1计数之前用三种方法加载。

Inthefirstmethod,theprofilepinsortheSDIO_1/SDIO_2/SDIO_3pinsarechanged.Whenthecontrol signalchangesstate,theACRvalueisloadedintotherampratetimer,whichthenproceedstocountdownas normal.
在第一种方法中，配置引脚或sdio_1/sdio_2/sdio_3引脚改变。

当控制信号状态变化，ACR 值加载到斜坡速率定时器，然后进行正常计数。

Inthesecondmethod,theloadARRatI/O_UPDATEbit(ACR[10])isset,andanI/Oupdateisissued.
第二方法，负载ARR在I/o_update位（ACR[10]）设定，和一个I/O更新发布。

ThethirdmethodistochangefrominactiveautomaticRU/RDmodetoactiveautomaticRU/RDmode.
第三种方法是从非活动自动RU/RD模式改变到激活自动RU/RD模式。

RU/RDPin-to-ChannelAssignmentRU/RD引脚通道分配
Whenallfourchannelsareinsingle-tonemode,theprofilepinsareusedforRU/RDoperation.Whenli nearsweepandRU/RDareactivated,theSDIO_1/SDIO_2/SDIO_3pinsareusedforRU/RDoperation.Inm odulationmode,refertotheModulationModesectionforpinassignments.
当所有四个通道在单音模式，配置文件引脚用于RU/RD操作。

当线性扫描和RU／RD被激活，sdio_1/sdio_2/sdio_3引脚用于RU/RD操作。

在调制模式，请参阅调制模式部分引脚分配。

I/O_UPDATE,SYNC_CLK,ANDSYSTEMCLOCKRELATIONSHIPSI/o_updat e，sync_clk，与系统时钟关系
I/o_update和sync_clk一起使用来传递数据，从串行I/O缓冲器到活动寄存器。

缓冲区中的数据处于非活动状态。

sync_clk是一个上升沿触发信号。

这是来自系统时钟分频器和分频数是4。

外部提供的sync_clk，可以用来同步外部硬件到AD9959的内部时钟。

I/o_update启动缓冲传输开始。

它可以相对于sync_clk同步或异步发送。

Ifthesetuptimebetweenthesesignalsismet,thenconstantlatency(pipeline)totheDACoutputexists .Forexample,ifrepetitivechangestophaseoffsetviatheSPIportisdesired,thelatencyofthosechangestot heDACoutputisconstant;otherwise,atimeuncertaintyofoneSYNC_CLKperiodispresent.TheI/O_UPDA TEisessentiallyoversampledbytheSYNC_CLK.Therefore,I/O_UPDATEmusthaveaminimumpulsewidth greaterthanoneSYNC_CLKperiod.ThetimingdiagramshowninFigure40depictswhendatainthebufferist ransferredtotheactiveregisters.
如果满足这些信号之间的设置时间，则存在DAC输出常数延迟（流水线）。

例如，如果通过SPI端口需要重复的相位偏移，这些变化对DAC的输出延迟是恒定的；否则，一个sync_clk 周期时间存在不确定性。

I/o_update本质上是过采样的sync_clk。

因此，I/o_update必须具有超过一sync_clk周期的最小脉冲宽度。

图40所示的时序图描绘了数据由缓冲区转移到主动寄存器。

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SERIALI/OPORT串口
OVERVIEW概述
TheAD9959serialI/Oportoffersmultipleconfigurationstoprovidesignificantflexibility.TheserialI/Oport offersanSPI-compatiblemodeofoperationthatisvirtuallyidenticaltotheSPIoperationfoundinearlierAn
alogDevicesDDSproducts.Theflexibilityisprovidedbyfourdatapins(SDIO_0,SDIO_1,SDIO_2,SDIO_3)th atallowfourprogrammablemodesofserialI/Ooperation.
AD9959
AD9959的串行I/O端口提供了多种配置，提供显着的灵活性。

串行I/O端口提供了一个SPI 兼容的操作模式，几乎相同的SPI操作也存在于早期DDS模拟器件产品。

灵活性是通过四个数据引脚提供（sdio_0，sdio_1，sdio_2，sdio_3）允许四种可编程串行I/O操作模式。

Threeofthefourdatapins(SDIO_1,SDIO_2,SDIO_3)canbeusedforfunctionsotherthanserialI/Oportope ration.Thesepinscanalsobeusedtoinitiatearamp-uporramp-down(RU/RD)ofthe10-bitamplitudeoutp utscalar.Inaddition,SDIO_3canbeusedtoprovidetheSYNC_I/OfunctionthatresynchronizestheserialI/ Oportcontrollerifitisoutofpropersequence.
4个数据引脚中的3个，（SDIO数据引脚123）可以用于其它非串行I／O端口操作功能。

该引脚也可以用来启动幅度输出的10位标量的斜坡上升或斜坡向下（RU/RD）。

此外，SDIO_3 可用于提供同步I/O功能，再同步串行I/O端口的控制器，如果它是处于正确的序列之外。

ThemaximumspeedoftheserialI/OportSCLKis200MHz,butthefourdatapins(SDIO_0,SDIO_1,SDIO_2,S DIO_3)canbeusedtofurtherincreasedatathroughput.ThemaximumdatathroughputusingalltheSDIOpi ns(SDIO_0,SDIO_1,SDIO_2,SDIO_3)is800Mbps.
串行I/O端口SCLK的最大速度为200兆赫，但四个数据引脚（sdio_0，sdio_1，sdio_2，sdio_3）可以用来增加数据吞吐量。

使用SDIO引脚的最大的数据吞吐量（sdio_0，sdio_1，sdio_2，sdio_3）是800Mbps。

注意，所有的通道共享寄存器0x03到0x18，这在寄存器的地图和位描述部分说明了。

此地址共享使所有四个DDS通道被同时写入。

例如，如果一个共同的频率调谐字为所有四个通道共有的，它可以只用通过串行I/O口写入一次到所有四个通道。

这是默认操作模式（所有通道使能）。

为了使每个通道是独立的，必须使用四通道使能（选择）寄存器（CSR，寄存器0x00）。

通道使能位可以有效四组或复制地址（寄存器0x03寄存器0x18）以提供通道独立。

见控制寄存器部分关于通道编程的进一步细节描述，共同的或相互独立的。

正确读取寄存器0x03到寄存器0x18，用户必须一次仅启用一个通道使能位。

AD9959的串行操作发生在寄存器水平，不是字节级；即控制器认为所有字节，包含在寄存器地址内的，都被访问过了。

SYNC_I/O功能可以用来终止一个I/O操作，从而允许少于所有字节被访问。

此特点可用于编辑地址寄存器的一部分。

请注意，只有完成的字节受影响。

串行通信周期有两个阶段。

1期是指令周期，写指令字节到AD9959。

指令字节的每一位都在每个对应的SCLK的上升写入寄存器。

指令字节定义即将到来的数据传输是写或读操作。

指令字节包含地址寄存器的串行地址。

I/O周期的第2阶段由串行口控制器和串行端口缓冲器之间实际的数据传输（写/读）组成。

在此阶段通信周期内传送的字节数是被访问寄存器的函数。

数据传输和指令字节要求的实际的额外的SCLK上升沿数量，取决于寄存器的字节数和串行I/O操作模式。

Forexample,whenaccessingFunctionRegister1(FR1),whichisthreebyteswide,Phase2oftheI/Ocyclere quiresthatthreebytesbetransferred.Aftertransferringalldatabytespertheinstructionbyte,thecommun icationcycleiscompletedforthatregister.
例如，当访问功能寄存器1（FR1），三个字节宽，I/O周期阶段2要求三字节被转送。

传输指令字节后的所有数据字节，完成该寄存器通信周期。

在一个通信周期完成时，AD9959系列端口控制器预计下一组SCLK上升沿是下一个通信周期的指令字节。

写入AD9959的所有数据在SCLK的上升沿注册，数据在SCLK的下降沿读取（见图43到图49）。

图41和图42的时序规范如表25所示。

图41SetupandHoldTimingfortheSerialI/OPort串口设置和保持时间；
图42TimingDiagramforDataReadforSerialI/OPort串行I/O口读数据的时序图；
romtheI/Oportbuffertoactiveregisters.TheI/Oupdatecanbesentforeachcommunicationcycleorcanbe sentwhenallserialoperationsarecomplete.However,dataisnotactiveuntilanI/Oupdateissent,withthee xceptionofthechannelenablebitsinthechannelselectregister(CSR).ThesebitsdonotrequireanI/Oupdat etobeenabled.
每一组通信周期不需要发出I/O更新。

I/O更新传输数据从I/O端口缓冲器到主动寄存器。

可以为每个通信周期发送I/O更新，或者当所有串行操作完成时都可以发送。

然而，数据是不活跃的，直到一个I/O更新发送，在通道选择寄存器（CSR）的通道使能位例外。

这些位不需要I/O更新以使能。

INSTRUCTIONBYTEDESCRIPTION指令字描述Theinstructionbytecontainsthefollowinginformation:
指令字包含下列信息：
该指令字节位D7（R/W）决定发生在指令字节写入后的数据传输是读或写入。

逻辑高表示读操作。

逻辑低指示写操作。

BitD4toBitD0oftheinstructionbytedeterminewhichregisterisaccessedduringthedatatransferportiono fthecommunicationcycle.TheinternalbyteaddressesaregeneratedbytheAD9959.
位D4到位D0的指令字节确定哪一个寄存器是通信周期数据传送部分期间要访问的。

内部字节地址由AD9959生成。

SERIALI/OPORTPINDESCRIPTION串口引脚描述
SerialDataClock(SCLK)串行数据时钟TheserialdataclockpinisusedtosynchronizedatatoandfromtheinternalstatemachinesoftheAD9959.Th emaximumSCLKtogglefrequencyis200MHz.
串行数据的时钟引脚用于与AD9959内部状态机同步数据。

最大时钟频率为200MHz。

ChipSelect(CS)片选
IO_xinputsgotoahighimpedancestatewhenCSishigh.IfCSisdrivenhighduringanycommunicationcycle, thatcycleissuspendeduntilCSisreactivatedlow.TheCSpincanbetiedlowinsystemsthatmaintaincontrolo fSCLK.
片选引脚允许一个以上的AD9959器件共用在同一组串行通信线路上。

芯片选择是低电平有效的使能引脚。

当CS为高，sdio_x输入呈现高阻抗。

如果CS在任何通信周期驱动至高，该周期被暂停，直到CS低。

CS引脚可接系统低电平，维持SCLK控制。

SerialDataI/O(SDIO_0,SDIO_1,SDIO_3)串口数据
OfthefourSDIOpins,onlytheSDIO_0pinisadedicatedSDIOpin.SDIO_1,SDIO_2,andSDIO_3canalsobeus edtorampup/rampdowntheoutputamplitude.Bits[2:1]inthechannelselectregister(CSR,Register0x00) controltheconfigurationofthesepins.SeetheSerialI/OModesofOperationformoreinformation.
这四个SDIO引脚，只有sdio_0引脚是一个专门的SDIO引脚。

sdio_1，sdio_2，和sdio_3也可以用来加速/减速输出幅度。

位[2:1]在通道选择寄存器（CSR，寄存器0x00）控制这些引脚的配置。

查看串行I/O操作模式以获取更多信息。

SERIALI/OPORTFUNCTIONDESCRIPTION串口功能描述
SerialDataOut(SDO)串行数据输出
TheSDOfunctionisavailableinsingle-bit(3-wire)modeonly.InSDOmode,dataisreadfromtheSDIO_2pinf orprotocolsthatuseseparatelinesfortransmittingandreceivingdata(seeTable26forpinconfigurationop tions).Bits[2:1]inthechannelselectregister(CSR,Register0x00)controltheconfigurationofthispin.TheS DOfunctionisnotavailablein2-bitor4-bitserialI/Omodes.
SDO的功能仅在单位（3线）模式有效。

在SDO模式，数据是从sdio_2引脚读取，因为协议使用单独的线路发送和接收数据的（见引脚配置选项表26）。

位[2:1]在通道选择寄存器（CSR，寄存器0x00）控制这个引脚配置。

在2位或4位串行I/O模式的SDO功能不可用。

SYNC_I/O同步
TheSYNC_I/Ofunctionisavailablein1-bitand2-bitmodes.SDIO_3servesastheSYNC_I/Opinwhenthisfun ctionisactive.BitsCSR[2:1]controltheconfigurationofthispin.Otherwise,theSYNC_I/Ofunctionisusedt osynchronizetheI/Oportstatemachineswithoutaffectingtheaddressableregistercontents.Anactivehig hinputontheSYNC_I/O(SDIO_3)pincausesthecurrentcommunicationcycletoabort.AfterSDIO_3return slow(Logic0),anothercommunicationcyclecanbegin,startingwiththeinstructionbytewrite.TheSYNC_I /Ofunctionisnotavailablein4-bitserialI/Omode.
sync_I/O功能可在1位和2位模式使用。

当此功能激活时sdio_3作为sync_I/O引脚。

位CSR[2:1]控制此引脚的配置。

另外，该sync_I/O功能用来同步I/O端口状态机不影响寻址寄存器内容。

在sync_I/O（sdio_3）输入高电平导致当前通信周期中止。

在sdio_3回到低（逻辑0），另一个通信周期的开始，从指令字节写启动。

4位串行I/O模式下sync_I/O功能不可用。

MSB/LSBTRANSFERDESCRIPTION高低位传送描述
TheAD9959serialportcansupportbothmostsignificantbit(MSB)firstorleastsignificantbit(LSB)firstdataf ormats.ThisfunctionalityiscontrolledbyCSR[0].MSBfirstisthedefaultmode.WhenCSR[0]issethigh,theA D9959serialportisinLSBfirstformat.TheinstructionbytemustbewrittenintheformatindicatedbyCSR[0], thatis,iftheAD9959isinLSBfirstmode,theinstructionbytemustbewrittenfromLSBtoMSB.IftheAD9959i sinMSBfirstmode(default),theinstructionbytemustbewrittenfromMSBtoLSB.
AD9959的串行端口可以支持最高位（MSB）先发或最低有效位（LSB）先发的数据格式。

这个功能是由CSR[0]控制。

MSB先发是缺省模式。

当CSR[0]设置高，AD9959的串口在LSB先发模式。

指令字节必须写入CSR[0]格式，如果AD9959在LSB先发模式，指令字节必须从LSB到MSB写入。

如果AD9959是在MSB先发模式（缺省），指令字节必须写从MSB到LSB入。

ExampleOperation操作例程
TowriteFunctionRegister1(FR1,Register0x01)inMSBfirstformat,applyaninstructionbyteof00000001st artingwiththeMSB(inthefollowingexampleinstructionbyte,theMSBisD7).Fromthisinstruction,theinte rnalcontrollerrecognizesawritetransferofthreebytesstartingwiththeMSB,FR1[23].Bytesarewrittenon
eachconsecutiverisingSCLKedgeuntilBit0istransferred.Whenthelastdatabitiswritten,theI/Ocommuni cationcycleiscompleteandthenextbyteisconsideredaninstructionbyte.
写入功能寄存器1（FR1，寄存器0x01）在MSB先发模式，指令字节00000001，从MSB开始（在下面的例子中的指令字节，MSB是D7）。

从这个指令，内部控制器识别要写入三个字节，从MSB，FR1[23]开始。

字节写入在每个连续的SCLK上升沿，直到位0传送完成。

当最后一个数据位被写入时，I/O通信周期完成，下一个字节被认为是一个指令字节。

TowriteFunctionRegister1(FR1)inLSBfirstformat,applyaninstructionbyteof00000001,startingwiththe LSBbit(intheprecedingexampleinstructionbyte,theLSBisD0).Fromthisinstruction,theinternalcontroll errecognizesawritetransferofthreebytes,startingwiththeLSB,FR1[0].Bytesarewrittenoneachconsecu tiverisingSCLKedgeuntilBit23istransferred.Whenthelastdatabitiswritten,theI/Ocommunicationcyclei scompleteandthenextbyteisconsideredaninstructionbyte.
写入功能寄存器1（FR1）在LSB先发模式，应用指令字节00000001，从最低位（在前面的示例指令字节，LSB是D0）。

从这个指令，内部控制器识别写传输三字节，从LSB，FR1[0]。

字节开始。

字节写入在每个连续的SCLK上升沿，直到位23传送完成。

当最后一个数据位被写入时，I/O通信周期完成，下一个字节被认为是一个指令字节。

SERIALI/OMODESOFOPERATION串口操作模式ThefollowingarethefourprogrammablemodesofserialI/Oportoperation:
Single-bitserial2-wiremode(defaultmode)
Single-bitserial3-wiremode
2-bitserialmode
4-bitserialmode(SYNC_I/Onotavailable)
以下是串行I/O的四种可编程模式：
单位串行2线模式（缺省模式）
单位串行3线模式
2位串行模式
4位串行模式（sync_I/O不可用）
Table26displaysthefunctionofallsixserialI/Ointerfacepins,dependingonthemodeofserialI/Ooperatio nprogrammed.
表26显示所有六个串行I/O接口引脚的功能，根据串行I/O操作模式编程。

注：在串行方式，引脚（SDIO_0/SDIO_1/SDIO_2/SDIO_3）可以用于的RU/RD操作。

Thetwobitsinthechannelselectregister,CSR[2:1],settheserialI/OmodeofoperationandaredefinedinTa ble27.
在通道选择寄存器的两个数据位，CSR[2:1]，设置串行I/O操作模式，在表27中定义。

单位串行模式接口允许读写访问所有的寄存器来配置AD9959。

支持传输MSB优先或LSB优先模式。

此外，单位串行模式接口端口可以配置为一个单I/O引脚，它允许一个2线接口，或输入/输出两个单向引脚，使用3线接口。

单位模式允许sync_I/O功能的使用。

Insingle-bitserialmode,2-wireinterfaceoperation,theSDIO_0pinisthesingleserialdataI/Opin.Insingle-bitserialmode3-wireinterfaceoperation,theSDIO_0pinistheserialdatainputpinandtheSDIO_2pinisthe outputdatapin.Regardlessofthenumberofwiresusedintheinterface,theSDIO_3pinisconfiguredasanin putandoperatesastheSYNC_I/Opininthesingle-bitserialmodeand2-bitserialmode.TheSDIO_1pinisun usedinthismode(seeTable26).
在单位串行模式下，2线接口操作，sdio_0引脚是一个串行数据的I/O引脚。

单位串行3线接口的操作模式，sdio_0引脚是串行数据输入引脚，sdio_2引脚是输出数据引脚。

无论在接口中使用的线数，sdio_3引脚配置为输入，作为sync_I/O引脚，在单位串行模式和2位串行模式。

在这种模式中，sdio_1引脚未使用（见表26）
2-BitSerialMode2位串行模式
TheSPIportoperationin2-bitserialmodeisidenticaltotheSPIportoperationinsingle-bitserialmode,exce ptthattwobitsofdataareregisteredoneachrisingedgeofSCLK.Therefore,itonlytakesfourclockcyclestotr ansfereightbitsofinformation.TheSDIO_0pincontainstheevennumbereddatabitsusingthenotationD[ 7:0],andtheSDIO_1pincontainstheoddnumbereddatabits.Thisevenandoddnumberedpin/dataalignm entisvalidinbothMSBandLSBfirstformats(seeFigure44).
SPI端口的操作在2位串行模式下与在单位串行模式下是相同的，除了有两位数据在每个SCLK 的上升沿注册。

因此，只需要四个时钟周期就可以传输八比特的信息。

使用符号D[7:0]，sdio_0引脚包含偶数数据位，sdio_1引脚包含奇数数据位。

奇数引脚/数据对齐在MSB和LSB先发模式是有效的（参见图44）。

4-BitSerialMode4位串行模式
TheSPIportin4-bitserialmodeisidenticaltotheSPIportinsingle-bitserialmode,exceptthatfourbitsofdat aareregisteredoneachrisingedgeofSCLK.Therefore,ittakesonlytwoclockcyclestotransfereightbitsofinf ormation.TheSDIO_0andSDIO_2pinscontainevennumbereddatabitsusingthenotationD[7:0],andthe
SDIO_0pincontainstheLSBofthenibble.TheSDIO_1andSDIO_3pinscontaintheoddnumbereddatabits, andtheSDIO_1pincontainstheLSBofthenibbletobeaccessed.
SPI端口4位串行模式与单位串行模式相同，除了四位的数据在每个SCLK的上升沿注册。

因此，只需要两个时钟周期就可以传输八比特的信息。

使用符号D[7:0]，sdio_0和sdio_2包含偶数数据位，sdio_0引脚包含片断的LSB。

sdio_1和sdio_3包含奇数数据位，sdio_1引脚包含被访问的该片断的LSB。

注意，当编程用于4位串行模式，保持sdio_3引脚为逻辑0很重要，直到器件已经编程出了单位串行模式。

未能这样做会导致串行I/O端口控制器出现故障。

图43通过图45提供了对于每一个串行I/O模式可用的写时序图。

MSB和LSB先发模式都展示了。

LSB的第一位显示在括号中。

时钟延展于低/高特点展示不是必需的。

它是用来显示数据（SDIO）相对于SCLK的上升沿必须有合适的设定时间。

图46到图49表示每个串行I/O模式可用读取时序图。

MSB和LSB先发模式都有。

LSB的第一位显示在括号中。

时钟延展于低/高特点展示不是必需的。

它是用来显示对于指令，数据（SDIO）相对于SCLK的上升沿，读数据相对于SCLK的下降沿，必须有合适的设定时间。

REGISTERMAPSANDBITDESCRIPTIONS寄存器表和位描述REGISTERMAPS寄存器表。