如何在Xilinx ISE中使用TCL提高工作效率

使用TCL脚本可以极大地提高ISE的工作效率，省去了很多手动的鼠标点击，你只要编辑好相关的Verilog/VHDL源文件和UCF文件即可，然后运行一下.tcl文件就可以等着看结果了。

下面简要说明：
第一步：新建工程文件夹，将编写好的Verilog/VHDL源文件和UCF文件及TCL文件（编写方法见下文）放入文件夹中
第二步：打开ISE，单击ISE信息提示栏中的Tcl Console，在Command栏键入pwd，查看当前目录，然后键入cd命令进入到你新建的工程文件夹，例如：cd D:/new
第三步：运行tcl脚本文件，键入source new.tcl（假设你的.tcl文件名为new.tcl），剩下的工作就是等待了，脚本运行完后会生成bit文件
下面大致讲一下Xilinx下tcl脚本文件的编写，首先新建一个文本文件，保存为.tcl格式，将下面的内容复制进文本文件，照着修改就行了要深入学习TCL建议看Xilinx的相关文档，还有华为TCL培训教程等
project new my_proj1.ise;# 新建工程
project set family spartan3e;# 选择器件
project set device xc3s500e
project set package fg320
project set speed -4
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# 添加源文件
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puts "Adding Source Files..."
xfile add di.vhd;# 添加.vhd文件
xfile add ce.vhd;# 添加.vhd文件
xfile add top.ucf;# 添加.ucf文件
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# 设置实现选项，可根据需要自己修改
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puts "Setting Project Properties..."
project set "custom compile file list" "fpga_b.prj"
project set "Optimization Effort" High
project set "Cores Search Directories" ../src
project set "Read Cores" true ;# default is true, don't need to set project set "Macro Search Path" ../src
project set "Map Effort Level" High
project set "Perform Timing-Driven Packing and Placement" 1
project set "Place & Route Effort Level (Overall)" High
# Do not generate the default post place static timing report
project set "generate post-place & route static timing report" false
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# 运行设计
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process run "Implement Design";# 运行Implement Design
puts "Implement design done"
process run "Generate Programming File";# 生成bit文件
puts "Bit file ready!"
#project close;# 如需关闭本工程，把本行前面的#去掉
#puts "project closed!"。