EDA课设报告--电子密码锁设计.doc

EDA基础课程设计实习报告学院名称：班级：学号：学生姓名：指导教师：日期：目录一、课程设计任务书 (2)二、原理分析 (4)1.时钟模块 (4)2.Ic9a模块 (5)3.报警电路 (5)4.开锁电路 (6)三、方案设计 (7)1.方案一 (7)2.方案二 (7)四、电路设计 (8)1.译码电路的设计 (8)2.N分频器的设计 (9)3.D触发器的设计 (11)4.整体电路图 (12)五、心的体会 (13)六、参考文献 (14)一、课程设计任务书图2 ic9a顶层电路组成二、原理分析原理图如图1顶层电路所示，分析如下所述：数字密码锁的基本原理是，通过寄存器存储预置密码，输入密码后将数据寄存在另外的寄存器中。

然后分别将预置密码与输入密码通过比较器比较，如果相同，锁被打开，否则，不能打开。

1.时钟模块时钟部分电路如下图所示：分析：CLK和后面的那个D触发器组合之后使得ic9a的CLK 输入单次有效。

ic9a模块即锁存译码模块，当CLR有效时，锁存器清零，当CLK变化时，使得锁存器中当数据锁存起来，并给译码器当高七位，数据线的低七位自动给译码器的低七位，译码器当功能是将送进来的14位密码与用户存入的密码相比较，如果正确则OUT输出为‘1’，否则为‘0’。

2.Ic9a模块Ic9a模块的元器件图如下图所示：分析：Ic9a之后的开锁部分发功能是密码正确则开锁，并且开锁信号OUT2B输出为‘1’，否则为‘0’。

具体功能如下所述：当CLK2有变化时，D触发器将OUT2输出给D，D 作为三态门的控制线，将VCC输出给开锁信号，同时OUT2直接输出给开锁信号OUT2。

3.报警电路报警部分电路如下图所示：分析：如果密码错误则会有报警信号，当密码输入错误时OUT2会输出‘0’，此时当CLK2有变化时，开锁为高阻，开锁信号为‘0’，同时OUT2经过另一个D触发器时，输出之后经缓冲器送给光报警，经三态门送给声报警，实现报警，当CLR信号有效时，报警信号才会消除。

4.开锁电路开锁部分电路如下图所示：分析：当输入D为高时，开锁信号KSXH为高，D经触发器后当CLK有效时，输出Q也为高，此时三态门导通，KS输出为高，实现开锁。

当输入为低时，开锁信号KSXH为低，D经触发器后当CLK有效时，输出Q也为低，此时三态门不导通，KS输出为低，不开锁。

三、方案设计1.方案一用VHDL 语言编写程序实现ic9a、D触发器、N分频器、三态门、反相器、与门等逻辑器件的逻辑功能，并一一仿真确认实现其逻辑功能，并用元件例化结构实现顶层电路的电路组成，最后仿真、调试实现其逻辑功能。

优点：只需编写VHDL源程序，用元件例化实现顶层电路的逻辑功能，无需画电路原理图。

缺点：源程序较多，工作量大，而且程序较易出错，仿真调试困难比较大。

2.方案二用VHDL 语言编写程序实现ic9a、D触发器、N分频器的逻辑功能，一一仿真确认实现其逻辑功能，用自己编写的源程序生成所需要的元器件，并将顶层电路用原理图的形式画出来，其中元器件库中有缓冲器、三态门、反相器、与门等逻辑器件和输入输出端口，画好原理图之后，可以仿真调试。

优点：编写源程序少，仿真调试少，出错可能小，画原理图时简单，只需照看顶层电路画即可，仿真简单，出错了即时修改电路图，工作量小，省事，既实现了源程序的编写，又实现了电路原理图的绘制，更接近于这次课设的目的。

缺点：对电路原理图的元器件不清晰，可能会导致元器件的错误使用，以前没有画过电路原理图，可能会连线较混乱，仿真调试时工作量大。

综合两个方案的优缺点，我选用了方案二，因为我们课设只有一周时间时间短暂，方案二更接近于课设的最终目的。

四、电路设计1.译码电路的设计要求：当CLR有效时，锁存的数据清零，当CLK有效时，密码的高七位锁存，然后修改低六位，此时的14位密码与用户存入的密码比较，密码正确则输出‘1’，密码错误则输出‘0’。

思路：可以用IF语句，当CLR为高时，锁存数据清零，CLK上升时将七位输入锁存，置为密码的高七位，然后将输入的十四位密码与用户欲存入的数据相比较，正确则输出为‘1’，否则输出‘0’。

源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY IC9A ISPORT(CLR:IN STD_LOGIC;CLK:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(6 DOWNTO 0);OUT2:OUT STD_LOGIC);END IC9A;ARCHITECTURE ART OF IC9A ISSIGNAL MIMA:STD_LOGIC_VECTOR(13 DOWNTO 0);BEGINPROCESS(D,CLK,CLR)BEGINMIMA(6 DOWNTO 0)<=D;IF(CLR='1') THENMIMA<="00000000000000";ELSIF (CLK'EVENT AND CLK='1') THEN MIMA(13 DOWNTO 7)<=D;END IF;IF (MIMA="01000001100100") THENOUT2<='1';ELSE OUT2<='0';END IF;END PROCESS;END ART;生成的元器件如下图所示：2.N分频器的设计要求：将输入的频率进行分频。

思路：可以用二进制分频的原理，将八位计数器的最高位给输出，则实现了对输入的256分频。

源程序如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FENPINQI ISPORT(CLK:IN STD_LOGIC;OUT1:OUT STD_LOGIC);END FENPINQI;ARCHITECTURE ART OF FENPINQI ISSIGNAL COUNT:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENCOUNT<=COUNT+1;END IF;OUT1<=COUNT(7);END PROCESS;END ART;生成的元器件如下图所示：3.D触发器的设计要求：当CLR有效时输出为‘0’，当LCK有上升沿时，输出与输入置数相同。

思路：可以用IF语句，当CLR有效时，将输出Q1清零，当CLK有效时，将输入D的值给输出Q1。

源程序如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DCHU ISPORT (D,CLK:IN STD_LOGIC;Q:OUT STD_LOGIC;C:IN STD_LOGIC);END DCHU;ARCHITECTURE ART OF DCHU ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (C,CLK,Q1)BEGINIF (C='1') THENQ1<='0';ELSIF (CLK'EVENT AND CLK='1' )THEN Q1<=D;END IF;END PROCESS;Q<=Q1;END ART;生成的元器件如图所示：4.整体电路图各个主要元器件已经设计完成，仿真也正确，下图为顶层电路图：经反复仿真、调试最终的仿真图如下所示：五、心的体会为期一周的课程设计也终于结束了，全身心的轻松瞬间涌上来，不仅是为自己的课程设计高兴，更是为获得的知识与经验而兴奋，也不算白费一周时间全身心的精力。

自己设计的是数字密码锁，从一开始还是比较迷茫，但是通过各方面的参考和深入了解的学习，又回到课本里面的相关知识，慢慢拨开一层一层迷雾，渐渐熟悉数字系统的设计流程。

从设计方案到拟定详细模块再到编写VHDL代码，其中也遇到的很多问题，有些拟定要实现的功能并没有在实际设计中实现出来，这是一个缺陷，但是大部分的功能还是被设计出来了，并进行了验证，完全符合设定的要求，其中也遇到了非常多的问题，并且在后面的后仿真与综合中也是出现了许多无法想象的问题，又是进行一系列的错误排除和解决，最终也勉强设计出来了主要的功能。

本次的课程设计也让我对EDA课程有一个熟悉的了解与实践，对数字系统的设计流程掌握了许多方面的知识，从理论到实践的结合，算是对专业知识的一次完整学习吧，也肯定会让自己受益终身，感谢这次的课程设计，更见感谢得到的这么许多的知识与技术。

参考文献六、参考文献[1]EDA实验指导书[M].郑州：中原工学院电子信息教研室.[2]刘爱荣、王振成著.EDA技术与CPLD/FPGA开发应用简明教程[M].北京：清华大学出版社.[3]康华光著. 电子技术基础[M].北京：高等教育出版社.。