第11章时序逻辑电路
电工电子技术基础 第2版 第11章 触发器与时序逻辑电路
RD
SD
Q
0
1
0
1
0
1
1
1
不变
0
0
禁用
基本 RS 触发器状态表
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第11章 触发器和时序逻辑电路——双稳态触发器
逻辑功能
RD SD 00 01 10 11
Q 不定
0 1 保持
功能 不允许
置0 置1 记忆
第一节 双稳态触发器 第二节 寄存器 第三节 计数器
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第11章 触发器和时序逻辑电路
思政引例ห้องสมุดไป่ตู้
非学无以广才， 非志无以成学。
——诸葛亮
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第11章 触发器和时序逻辑电路
思政引例
触发器（Flip-Flop，FF）具有记忆功能的时序逻辑 组件，记录二进制数字“0”和“1”。触发器由逻辑门 电路组合而成，电路在任一时刻输出信号不仅取决于该 时刻电路输入信号，而且还决定于电路原来状态。时序 逻辑电路具有记忆功能。计数器、寄存器电路。RS触发 器、K触发器和D触发器逻辑符号和逻辑功能，弄清触 发器翻转条件。了解数码寄存器和移位寄存器及二进制 计数器和二一十进制计数器的工作原理。
电路结构
四门钟控型 维持阻塞型
主从型
T触发器
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第11章 触发器和时序逻辑电路——双稳态触发器
11.1 双稳态触发器
两个稳定的工作状态（1态和0态 分类: a. 按逻辑功能
RS 触发器、 JK 触发器、D 触发器
b. 按其结构 主从型触发器、维持阻塞型触发器
第11章 数字电路综合案例
第11章数字电路综合案例内容提要前面的章节介绍了数字电路的基本知识、基本理论、常用器件，以及数字电路分析和设计的基本方法。
本章涉及到复杂数字系统的设计。
数设计对象从译码器、计数器等这些基本逻辑功能电路到了数字钟等综合的数字逻辑系统的设计；设计方法也由采用真值表到求逻辑表达式、画出电路图的方式到通过确定总体方案，采取从局部到整体，用各种中、大规模集成电路来满足要求的数字电路系统的方式。
本章结合数字钟这一实际的案例来介绍数字电路系统的设计方法，进一步提高学生的综合能力和解决实际问题的能力。
基本教学要求1.了解中小规模集成电路的作用及实用方法。
2.了解数字钟电路的原理。
3.掌握综合数字电路系统的设计流程和设计方法。
11.1概述数字系统的设计，采用从整体到局部，再从局部到整理的设计方法。
首先对系统的目标、任务、指标要求等进行分析，确定系统的总体方案；然后把系统的总体方案分成若干功能部件，绘出系统的方框图；之后运用数字电路的分析和设计方法分别进行设计，或者是直接选用集成器件去构成功能部件；最后把这些功能部件连接组合起来，便构成了完整的数字系统，通过对电路的分析和测试修改，完善与优化整个系统。
这是传统的数字系统的设计方法，也是下面要介绍的内容。
随着计算机技术的发展，电子设计自动化EDA成为了现代电子系统设计与仿真的重要手段，对于复杂系统的设计十分有效，尤其是硬件描述语言的使用，使硬件软件化，让数字系统的设计更加方便、高效。
下面以数字钟系统设计为例，介绍综合数字电路系统的设计方法。
数字钟是一种用数字电子技术实现时、分、秒计时的装置，与传统的机械式时钟相比具准确、直观、寿命长等特点。
目前广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。
数字钟也是一种典型的数字电路，其中包括了组合逻辑电路和时序逻辑电路。
通过数字钟的设计进一步了解数字系统设计时用到的中小规模集成电路的使用方法，进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
第11章触发器和时序逻辑电路
第11章 触发器和时序逻辑电路 11章
基本RS触发器图形符号如图11-1b所示,图中 RD S下标的D , D 表示直接输入,非号表示触发信号0时对电路有效,RD 故称 S D 称直接置"1"(直接置位)端, 直接置"0"(直接复位)端, Q 逻辑符号中的小圆圈"○" 表示非号,在 端同样加 "○". 输 入 输 基本RS触发器的逻辑功能表,如下表所示. 出
第11章 触发器和时序逻辑电路 11章
11.1.3. 边沿型JK触发器
边沿触发器是利用电路内部速度差来克服"空翻"现 象的时钟触发器.它的触发方式为边沿触发,通常为下降 沿触发方式,即输入数据仅在时钟脉冲的下降沿这一"瞬 间"起作用.在图11-4b的逻辑符号中,CP输入端用小圆 圈表示低电平有效,而加一三角来表示边沿触发,则CP表 示为下降沿触发. JK触发器是应用最广的基本"记忆"部件,用它可以 组成多种具有其它功能的触发器和数字器件.集成JK触发 器有各种型号和规格,常用的有74HC73A,74HC107A, 74HC76A,等TTL触发器;CC4027,CC4013等CMOS触 发器.
由表11-2可见,R,S全是"1"的输入组合是应当禁止的, 因为当CP=1时,若R=S=1,则导引门G3,G4均输出"0"态, 致使Q==1,当时钟脉冲过去之后,触发器恢复成何种稳态 是随机的.在同步RS触发器中,通常仍设有RD和SD,它们只 允许在时钟脉冲的间歇期内使用,采用负脉冲使触发器置 "1"或置"0",以实现清零或置数,使之具有指定的初始状 态.不用时"悬空",即高电平.R,S端称同步输入端,触 发器的状态由CP脉冲来决定. 同步RS触发器结构简单,但存在两个严重缺点:一是会出 现不确定状态.二是触发器在CP持续期间,当R,S的输入 状态变化时,会造成触发器翻转,造成误动作,导致触发器 的最后状态无法确定.
时序电路逻辑功能描述方式
时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。
在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。
时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。
触发器是一种存储元件，可以存储一个二进制位的状态。
组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。
通过这种方式，时序电路可以实现复杂的逻辑功能。
为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。
状态图（State Diagram）是时序电路的一种图形表示方法。
它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。
每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。
状态图可以直观地描述时序电路的逻辑功能。
状态表（State Table）是时序电路的一种表格表示方法。
它列出了电路的每个状态和每个状态下的输出。
状态表通常包括当前状态、下一个状态和输出信号等列。
状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。
状态方程（State Equation）是时序电路的一种数学描述方法。
它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。
状态方程可以使用逻辑门的真值表或卡诺图来推导得到。
在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。
输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。
2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。
内部状态可以是一个或多个触发器的组合。
3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。
输出信号可以是一个或多个逻辑电平。
4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。
第11章++硬件描述语言VHDL简介
实体部分最核心的内容是由关键字port引导的端口说明。A和B是输入引脚，使 用了关键字in来描述。Bit的意思是指A和B的数据类型是位类型。位类型数据只可取 0和1这两个数值。S和CO是输出信号，用out来描述，数据类型也是bit型。 实体说明的是部件的名称和端口信号类型，它可以描述小至一个门，大到一个复杂 的CPU芯片、一块印制电路板甚至整个系统。实体的电路意义相当于器件，在电路 原理图上相当于元件符号，它是一个完整的、独立的语言模块，并给出了设计模块 和外部接口。 具体语法如下： entity 实体名 is ——实体名自选，通常用反映模块功能特征的名称 port（端口名称1：端口方式1 端口类型1； 端口名称2：端口方式2 端口类型2；…）； end 实体名； ——这里的实体名要和开始的实体名一致 其中端口方式可以有5种，分别是： in：输入端口，信号从该端口进入实体。 out：输出端口，信号从实体内部经该端口输出。 inout：输入输出（双向）端口，信号既可从该端口输入也可从该端口输出。 buffer：缓冲端口，工作于缓冲模式。 Linkage：无指定方向，可与任何方向的信号连接。
（2）用户自定义的数据类型 VHDL语言允许用户自定义数据类型。其书写格式为： type 数据类型名 is 数据类型定义； 例如： type digit is integer range 0 to 9； ——定义digit的数据类型是0～9的整 数 可由用户定义的数据类型有： 枚举（Enumerated）类型； 整数（Integer）类型； 实数（Real）、浮点数（Floating）类型； 数组（Array）类型； 存取（Access）类型； 文件（File）类型； 记录（Record）类型； 时间（Time）类型（物理类型）。
11.1 VHDL语言基础
时序逻辑电路知识要点复习
《时序逻辑电路》知识要点复习一、时序逻辑电路1、时序逻辑电路：电路的输出状态不仅与同一时刻的输入状态有关，也与电路原状态有关。
时序逻辑电路具有记忆功能。
2、时序逻辑电路分类：可分为两大类：同步时序电路与异步时序电路。
（1）同步时序电路：各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。
（2）异步时序电路：各触发器没有统一的时钟脉冲(或者没有时钟脉冲)，各触发器状态变化不在同一时刻发生。
计数器、寄存器都属于时序逻辑电路。
3、时序逻辑电路由门电路和触发器组成，触发器是构成时序逻辑电路的基本单元。
二、计数器1、计数器概述：（1）计数器：能完成计数，具有分频、定时和测量等功能的电路。
（2）计数器的组成：由触发器和门电路组成。
2、计数器的分类：按数制分：二进制计数器、十进制计数器、N 进制(任意进制)计数器；按计数方式分：加法计数器、减法计数器、可逆计数器；按时钟控制分：同步计数器、异步计数器。
3、计数器计数容量（长度或模）:计数器能够记忆输入脉冲的数目，就称为计数器的计数容量（或计数长度或计数模），用 M 表示。
3 位二进制同步加法计数器：M=23=8，n 位二进制同步加法计数器：M=2n，n 位二进制计数器需要用n个触发器。
4、二进制计数器(1)异步二进制加法计数器：如下图电路中，四个JK触发器顺次连接起来，把上一触发器的Q 端输出作为下一个触发器的时钟信号，CP0=CP CP1=QCP2=Q1CP3=Q2，J=K=1J1=K1=1 J2=K2=1 J3=K3=1Q3Q2Q1Q为计数输出，Q3为进位输出，Rd 为异步复位（清0）这样构成了四位异步二进制加计数器。
在计数前清零，Q3Q2Q1Q=0000；第一个脉冲输入后，Q3Q2Q1Q=0001；第二个脉冲输入后，Q3Q2Q1Q=0010；第三个脉冲输入后，Q3Q2Q1Q=0011，……，第15个脉冲输入后，Q3Q2Q1Q=1111，第16个脉冲输入后，Q3Q2Q1Q=0000，并向高位输出一个进位信号，当下一个脉冲来时，进入新的计数周期。
电工学2第11章组合逻辑电路
分析 逻辑图 设计 功能
已知函数的逻辑图如图所示， 例 ： 已知函数的逻辑图如图所示，试求它的逻辑 函数式。 函数式。 从输入端A、 解: 从输入端 、 B开始逐个写出每 开始逐个写出每 个图形符号输出端 的逻辑式，即得： 的逻辑式，即得：
Y = A+ B+ A+ B
Y = A + B + A + B = ( A + B)( A + B) = ( A + B)( A + B)
第11章 组合逻辑电路 11章
脉 冲 信 号 模拟信号：在时间上和 数值上连续的信号。
u
数字信号：在时间上和 数值上不连续的（即离 散的）信号。
u t
数字信号波形(正脉冲） 数字信号波形(正脉冲）
t
模拟信号波形
对模拟信号进行传输、 对模拟信号进行传输、 处理的电子线路称为 模拟电路。 模拟电路。
对数字信号进行传输、 对数字信号进行传输、 处理的电子线路称为 数字电路。 数字电路。
数字电路的分类
按半导体类型可分为： a、按半导体类型可分为： 双极型电路和单极型电路 按半导体类型可分为 b、按电路的集成度可分为： 按电路的集成度可分为： 按电路的集成度可分为 SSI(Small Scale Integrated )电路 数十器件 片) 电路(数十器件 电路 数十器件/片 MSI(Medium Scale Integrated)电路 数百器件 片) 电路(数百器件 电路 数百器件/片 LSI(Large Scale Integrated )电路 数千器件 片) 电路(数千器件 电路 数千器件/片 VLSI (Very Large Scale Integrated )电路 数万器件 片) 电路(数万器件 电路 数万器件/片 ASIC(Application Specific Integrated Circuit，专用集成电路) CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件 ) FPGA(Filed Programmable Gate Array，现场可编程门阵列 ) IP核(Intellectual Property，知识产权) 硬件设计包 SoC(System on a Chip，单片电子系统) CPLD/FPGA—可编程专用IC，或可编程ASIC。 EDA(Electronic Design Automation，电子设计自动化)
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
第11章 时序逻辑电路分析
内 容 提 要
时序逻辑电路是数字电路中另 11.1.1 概述 一类重要电路。 一类重要电路。 本章首先介绍时序逻辑电路的 11.2 时序逻辑电路分析实例 特点、 特点、功能描述方法和一般分析方 法; 例11.1
例11.2 然后通过实例进一步论述基本 例11.3 分析方法和一些典型时序逻辑电路 的组成、工作原理和特点。 的组成、工作原理和特点。 例11.4 11.1.2 时序逻辑电路的一般分析方法
20102010-9-14
图11.1（b） 11.1（
时序电路
8
11.1.2 时序逻辑电路的一般分析方法
时序电路的分析就是根据已知的时序电路，求出电路所实现的逻辑功能， 时序电路的分析就是根据已知的时序电路，求出电路所实现的逻辑功能， 从而了解它的用途的过程。其具体步骤如下： 从而了解它的用途的过程。其具体步骤如下： （1）分析逻辑电路组成：确定输入和输出，区分组合电路部分和存储电路部 分析逻辑电路组成：确定输入和输出， 确定是同步电路还是异步电路。 分，确定是同步电路还是异步电路。 （2）写出存储电路的驱动方程，时序电路的输出方程，对于某些时序电路还 写出存储电路的驱动方程，时序电路的输出方程， 应写出时钟方程。 应写出时钟方程。 （3）求状态方程：把驱动方程代入相应触发器的特性方程，即可求得状态方 求状态方程：把驱动方程代入相应触发器的特性方程， 也就是各个触发器的次态方程。 程，也就是各个触发器的次态方程。 （4）列状态表： 列状态表： 把电路的输入信号和存储电路现态的所有可能的取值组合代入状态方程 把电路的输入信号和存储电路现态的所有可能的取值组合代入状态方程和 现态的所有可能的取值组合代入状态方程和 输出方程进行计算 求出相应的次态和输出。列表时应注意，时钟信号CP只是 进行计算， 输出方程进行计算，求出相应的次态和输出。列表时应注意，时钟信号CP只是 一个操作信号，不能作为输入变量。在由状态方程确定次态时， 一个操作信号，不能作为输入变量。在由状态方程确定次态时，须首先判断触 发器的时钟条件是否满足，如果不满足，触发器状态保持不变。 发器的时钟条件是否满足，如果不满足，触发器状态保持不变。 （5）画状态图或时序图。 画状态图或时序图。 （6）电路功能描述。 电路功能描述。
第11章寄存器
11.2.2用D触发器构成的移位寄存器
2020年9月9日星期三
5
第 11 章 时序逻辑电路 11.2.3 集成寄存器芯片 1.74HC373锁存器
2020年9月9日星期三
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第 11 章 时序逻辑电路 11.2.3 集成寄存器芯片 74HC373锁存器功能表
EN CP D Q n1
1 Z
0
Qn
01D D
说明
高阻 保持
寄存
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第 11 章 时序逻辑电路 11.2.3 集成寄存器芯片 2.74HC164移位寄存器
2020年9月9日星期三
8
第 11 章 时序逻辑电路 3.74LS194双向移位寄存器
2020年9月9日星期三
9
第 11 章 时序逻辑电路
11.2.3 集成寄存器芯片 3.74LS194双向移位寄存器
第 11 章 时序逻辑电路
11.2 寄存器
主要要求：
了解寄存器的特点和分类。 熟悉寄存器的工作原理和表示方法。
2020年9月9日星期三
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第 11 章 时序逻辑电路
寄存器的分类： 数据寄存器、移位寄存器。
寄存器与存储器的区别： （1）寄存器一般只用来暂存中间运算结果，存 储时间短，存储容量小，一般只有几位。 （2）存储器一般用于存储运算结果，存储时间 长，容量大。
2020年9月9日星期三
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第 11 章 时序逻辑电路
11.2.1 数据寄存器
Q0
Q0 Q1
Q1 Q2
Q2 Q3
Q3
C1 1D
R
C1 1D
R
C1 1D
R
C1 1D
R
实验十一 时序逻辑电路的设计与测试
实验十一时序逻辑电路的设计与测试一、实验目的1．掌握时序逻辑电路的设计原理与方法。
2．掌握时序逻辑电路的实验测试方法。
二、实验原理该实验是基于JK触发器的时序逻辑电路设计，要求设计出符合一定规律的红、绿、黄三色亮灭循环显示的电路，并且在实验板上搭建实现出来。
主要的设计和测试步骤如下：（1）根据设计的循环显示要求，列出有关Q3Q2Q1状态表；（2）根据状态表，写出各触发器的输入端J和K的状态；（3）画出各触发器的输入端J和K关于Q3Q2Q1的卡诺图；（4）确定各触发器的数软J和K的最简方程；（5）根据所得的最简方程设计相应的时序逻辑电路；（6）在实验板上，有步骤有次序的搭建实验电路，测试所设计的电路是否满足要求。
具体设计过程参见【附录二】提供的实例。
三、预习要求1．查阅附录芯片CC4027B和芯片74LS00的管脚定义。
2．阅读理论教材关于时序逻辑电路的内容，掌握实验的理论基础。
四、实验设备与仪器1．数字电路实验板（箱）；2．芯片：CC4027B；74LS00；74LS20。
五、实验内容请任意选择下列一组彩灯循环显示的任务要求，设计相应的时序电路，并搭建实验线路测试之。
1．设计任务（一）2．设计任务（二）3．设计任务（三）4．设计任务（四）5．设计任务（五）6．设计任务（六）7．设计任务（七）8．设计任务（八）六、实验报告1．根据实验内容的设计要求，完成实验时序电路的设计和测试。
2．小结时序逻辑电路的设计思路与测试方法。
3．实验的心得与体会。
七、实验注意事项1．进行实验连线的过程中，注意有步骤的接线，避免多接和漏接的情况。
2．在设计好的时序逻辑电路中，若管脚没有接任何信号，处于悬空状态，注意最好给其提供高电平信号。
3．实验结束或者改接线路时，注意断开电源，保护芯片。
八、思考题1．实验要求设计的时序电路，可否设计成异步时序逻辑电路？这相对于同步时序逻辑电路有什么不同？2．能否设计一个时序逻辑电路，若初态为“000”是一个“000—〉001—〉010—〉011”循环的加法计数器，若初态为“111”是一个“111—〉110—〉101—〉100”循环的减法计数器？试设计之。
时序逻辑电路习题解答
5-1分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图和时序图。
解：从给定的电路图写出驱动方程为:D o (Q 0Q i n)e Q 2D i Q 01D 2 Q i nQ 01 1(Q 0Q n)eQ ；Q i n 1Q 0Q 21Q ；由电路图可知，输出方程为Z Q ；CLK将驱动方程代入D 触发器的特征方程Q n 1D ，得到状态方程为:5-1(a )所示，时序图如图题解Z图题5-1图根据状态方程和输出方程，画出的状态转换图如图题解题解5-1(a )状态转换图综上分析可知，该电路是一个四进制计数器。
5-2分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
解：首先从电路图写出驱动方程为：D o A& D i A Qg ：A （Q ： Q i n）将上式代入触发器的特征方程后得到状态方程Q 0 1AQ ：Q ：1 AQ 0Q ：A （Q nQ ：）电路的输出方程为：CLKQ i12345——-A1 11 t----------- 1------------ 1|| 1 » 1 1 1----------- 1 ---------- 1 --------------►CLK0 Q 2/Z 仝题解5-1（b ）时序图0 Q o 胃AY图题5-2图丫AQoQ；根据状态方程和输出方程，画出的状态转换图如图题解5-2 所示综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态" 00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3已知同步时序电路如图（a ）所示，其输入波形如图 （b ）所示。
试写出电路的驱动方 程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
CLK 1 2345678（b ）输入波形 图题5-3图解：电路的驱动方程、状态方程和输出方程分别为:J 。
时序逻辑电路
第六章时序逻辑电路时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。
本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。
然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。
最后简要介绍同步时序逻辑电路的设计方法。
6.1 时序逻辑电路的基本概念一．时序逻辑电路的结构及特点时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。
时序电路中必须含有具有记忆能力的存储器件。
存储器件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。
由触发器作存储器件的时序电路的基本结构框图如图6.1.1所示，一般来说，它由组和电路和触发器两部分组成。
1 X i X Z1 Z jÊäÈëÐźÅÐźÅÊä³ö·¢Æ÷´¥·¢ÆÐźÅÊä³öÐźÅͼ6.1.1 ʱÐòÂß¼µç·¿òͼ二．时序逻辑电路的分类按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。
按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。
米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有关。
时序逻辑电路的结构
时序逻辑电路的结构时序逻辑电路是一种数字电路，其输出不仅取决于当前的输入，还与之前的输入序列有关。
这种电路主要由组合逻辑电路和存储元件组成，存储元件用来存储状态信息。
下面将从五个方面详细介绍时序逻辑电路的结构。
1.输入和输出信号时序逻辑电路具有一组输入信号和一组输出信号。
输入信号用于改变电路的状态，而输出信号则表示电路的当前状态。
与组合逻辑电路不同的是，时序逻辑电路的输出信号不仅与当前的输入信号有关，还与其内部存储的状态信息有关。
2.存储元件存储元件是时序逻辑电路的核心部分，用于存储状态信息。
常见的存储元件包括触发器和寄存器等。
触发器在特定的时钟脉冲边缘触发下，根据输入信号的变化更新内部状态；寄存器则能够保存一个二进制数位的序列，常用于实现计数器、移位器等功能。
3.逻辑门逻辑门是实现逻辑运算的电路元件，用于处理输入信号并产生输出信号。
在时序逻辑电路中，逻辑门通常与存储元件配合使用，以实现特定的功能。
常见的逻辑门有与门、或门、非门等，这些门电路能够实现基本的逻辑运算。
4.时钟信号时钟信号是时序逻辑电路中控制电路运行的关键信号。
时钟信号通常是一个周期性的脉冲信号，用于控制触发器的触发时刻和状态更新。
在同步时序逻辑电路中，所有存储元件都在同一时钟信号的控制下进行状态更新。
5.反馈信号反馈信号是指从时序逻辑电路的输出端返回的信号，用于影响电路的下一个状态。
反馈信号通常由存储元件的输出提供，并作为输入信号的一部分影响下一个状态的计算。
通过适当的反馈设计，可以实现各种复杂的时序逻辑功能，如计数器、移位器等。
时序逻辑电路是一种重要的数字电路类型，其结构包含输入和输出信号、存储元件、逻辑门、时钟信号和反馈信号等方面。
通过这些组成部分的协同工作，时序逻辑电路能够实现各种复杂的逻辑功能，并在数字系统中得到广泛应用。
了解时序逻辑电路的结构和工作原理对于设计、分析和应用数字系统具有重要意义。
组合逻辑电路与时序逻辑电路
（1）根据给定的逻辑原理电路图， 由输入到输出逐级推导出输出逻辑函 数表达式。
（2）对所得到的表达式进行化简和 变换，得到最简式。
（3）依据简化的逻辑函数表达式列 出真值表，根据真值表分析、确定电 路所完成的逻辑功能。
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11.1.2 编码器
在数字电路中，经常要把输入的各种 信号（例如十进制数、文字、符号等）转 换成若干位二进制码，这种转换过程称为 编码。
在数字系统中，通常由时钟脉冲CP来 控制触发器按一定的节拍同步动作，即在 时钟脉冲到来时输入触发信号才起作用。
由时钟脉冲控制的RS触发器称为同步 RS触发器，也称为钟控RS触发器，时钟脉 冲CP通常又称为同步信号。
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1．电路结构
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1．电路组成和电路符号
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图11.14 CT5449外引脚排列图
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11.2 触发器
在数字电路和计算机系统中，需要具 有记忆和存储功能的逻辑部件，触发器就 是组成这类逻辑部件的基本单元。
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11.2.1 基本RS触发器
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1．通用译码器
通用译码器常用的有二进制译码器、 二-十进制译码器。
（1）二进制译码器。
现以74LS138集成电路为例介绍3-8线 译码器。
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Q1
0Q
RS
Q
01
0
&
&
10
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
Q 10
01 Q
RS
Q
01
0
&
&
10
1
11
不变
S1
电工电子技术基础
主编 李中发 制作 李中发
2003年7月
第11章 时序逻辑电路 学习要点
•触发器的工作原理及逻辑功能 •寄存器、计数器的工作原理及构成 •555定时器的工作原理及其应用
•数模/模数转换器的组成和工作原理
第11章 时序逻辑电路
11.1 双稳态触发器 11.2 寄存器 11.3 计数器 11.4 555定时器 11.6 数模和模数转换
S2 C2
从 触
Q2
发
Q
K
&R1 器 Q1 RD R2 器 Q2
Q
1
（2） J 0 、K 1 。设触发器的初始状态为 0，此时主触发 器的 R1 0 、S1 0 ，在CP 1 时主触发器保持为 0 状态不变；当 CP 从 1 变 0 时，由于从触发器的R2 1 、S 2 0 ，从触发器也保 持为 0 状态不变。如果触发器的初始状态为 1，则由于 R1 1 、 S1 0 ，在CP 1 时将主触发器翻转为 0 状态；当 CP 从 1 变 0 时，由于从触发器的R2 1 、S 2 0 ，从触发器状态也翻转为 0 状 态。可见不论触发器原来的状态如何，当J 0 、K 1 时，输入 CP 脉冲后，触发器的状态均为 0 状态，即Q n1 0 。
点 的情况，否则会使触发器处于不确定的状态。
CP
波R 形S 图
Q
Q
不 置 不 置不置 不置 不不不 变 1 变 0 变 1 变 0 变变变
11.1.3 主从JK触发器
J CP
1
&S1 C1
主 触
Q1
SD
发
S2 C2
从 触
Q2
发
Q
K
&R1 器 Q1 RD R2 器 Q2
Q
Q
Q
SD J C K RD
10
功能表
RS
0
0
0
1
1
0
1
1
Q 不定
0 1 不变
功能 不允许
置0 置1 保持
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图
R S Q
Q
置1 保持 置1 置0 置1 不允许 置1
基本RS触发器的特点
（1）触发器的次态不仅与输入信号状态有关，而且与触 发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时， 电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系， 即有约束条件。
11.1.1 基本RS触发器
信号输出端，Q=0、Q=1的状态称0
状态，Q=1、Q=0的状态称1状态，
电
路
Q
Q
Q
Q
组
成
和
&
&
S
R
逻
辑
S
符
R (a) 逻辑图
S
R
(b) 逻辑符号
号
信号输入端，低电平有效。
工作原理
Q
Q
0
1
RS
Q
01
0
&
&
S1
0R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。
11.1 双稳态触发器
触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。
所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T´触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。
1R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
？ Q 1
1Q
&
&
S0
0R
RS 01 10 11 00
Q 0 1 不变 不定
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
能 分
触发器的 R2 1 、S 2 0 ，也保持为 0 状态不变。如果触 发器的初始状态为 1，当 CP 从 1 变 0 时，触发器则保持 1 状态不变。可见不论触发器原来的状态如何，当
析 J K 0 时，触发器的状态均保持不变，即Q n1 Q n 。
J CP
&S1 C1
主 触
Q1
SD
发
J CP
&S1 C1
主 触
Q1
SD
发
S2 C2
从 触
Q2
发
Q
K
&R1 器 Q1 RD R2 器 Q2
Q
1
逻
（1） J 0 、 K 0 。设触发器的初始状态为 0，此
辑 时主触发器的 R1 KQ 0 、S1 JQ 0 ，在CP 1 时主
功 触发器状态保持 0 状态不变；当 CP 从 1 变 0 时，由于从
SD
发
S2 C2
从 触
Q2
发
Q
&R1 器 Q1 RD R2 器 Q2
Q
11
（2）输出信号过程 当CP下降沿到来时，即CP由1变为0时，主触发器被封锁， 无论输入信号如何变化，对主触发器均无影响，即在CP=1期 间接收的内容被存储起来。同时，由于CP由0变为1，从触发 器被打开，可以接收由主触发器送来的信号，其输出状态由 主触发器的输出状态决定。在CP=0期间，由于主触发器保持 状态不变，因此受其控制的从触发器的状态也即Q、Q的值 当然不可能改变。
(a) 电路
(b) 逻辑符号
工 （1）接收输入信号的过程。
作
CP=1时，主触发器被打开，可以接收输入信号J、K，其 输出状态由输入信号的状态决定。但由于CP=0，从触发
原 器被封锁，无论主触发器的输出状态如何变化，对从触
理 发器均无影响，即触发器的输出状态保持不变。
J
0 CP
K
&S1 C1
主 触
Q1
功能表
CP
R S Qn+1
功能
0
× × Qn
保持
1Leabharlann 0 0 Qn保持1
01 1
置1
1
10 0
置0
1
1 1 不定 不允许
主 （1）时钟电平控制。在CP＝1期间接收输入信号，
要 CP＝0时状态保持不变，与基本RS触发器相比，对触
特
发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1
在数字电路中，凡根据输入信号R、S情况的 不同，具有置0、置1和保持功能的电路，都 称为RS触发器。
11.1.2 同步RS触发器
Q
G1 &
S'
G3 &
Q
& G2
R'
& G4
Q
Q
Q
Q
S CP R
S CP R (a) 逻辑电路
S CP R (b) 逻辑符号
CP＝0时，R'=S'=1，触发器保持原来状态不变。 CP＝1时，工作情况与基本RS触发器相同。