基于集成运放的相位差检测电路设计

合集下载

集成运算放大器应用实验报告

I1=1mA I2=0.6mA I=1.6mA If=1.6mA V1=5V V2=3V V0=-8V 2．根据电路元件值，计算 I 1 , I 2 , I 及 I f 。 I1=V1/R3=1mA I2=V2/R4=0.6mA I=I1+I2=1.6mA If=I=1.6mA 3．根据步骤 2 的电流计算值，计算输出电压 V0。另外，用 V1 和 V2 计算 V0。 V0=-IfRf=-8V V0=-(V1+V2)=-8V 4．在 EWB 平台上建立如图 7-3 所示的实验电路，仪器按图设置。单击仿真开关运行动态分析。在坐标纸上画出输入及输出波形，并记录直流输出偏移电压。
V1 R1பைடு நூலகம்
由于运放反相输入端虚地，因此加法器的输出电压 Vo 为反馈电阻 Rf 两端电压的负值，即对于图 7-3 和图 7-4 所示的电路，输出电压为
四、实验步骤
1．在 EWB 平台上建立如图 7-2 所示的实验电路，万用表按图设置。单击仿真开关运行电路分析。记录 I1 , I 2 , I , I f ,V1 ,V2 及 V0 。
9．根据电路元件值，用 V1 和 V2 计算输出电压 V0。V0=-V1=-1V
五、思考与分析
1．在步骤 1 中电流 I1,I2,I 及 If 的测量值与计算值比较，情况如何？完全一样 2．在步骤 1 中输出电压 V0 的测量值与计算值比较，情况如何？为什么 V0 为负值？完全一样，运放接入的是负极 3．在步骤 1，3 中，输出电压与输入电压之间有何关系？输出是所有输入电压和的相反数 4．在步骤 5 中，输入电压与输出电压之间有何关系？输出是所有输入电压和的相反数 5．在步骤 7 中，输入电压与输出电压之间有何关系? 输出是所有输入电压和的相反数 6．在步骤 8 中，输入电压与输出电压之间有何关系？输出是所有输入电压和的相反数

相位差测量电路的设计

关键词：单片机，测量，相位差
Ａｂｓｔｒａｃｔ
Ｔｈｅｔｒａｄｉｔｉｏｎａｌｍｕｌｔｉ－ｐｈａｓｅｍｅｔｅｒｎｅｅｄｔｏｆｉｌｍａｓｍａｌｌｓｃａｌｅｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔｓ，ｎｏｔｏｎｌｙｔｈｅａｃｃｕｒａｃｙｏｆｐｈａｓｅｄｉｆｅｒ — ｅｎｃｅｍｅａｓｕｒｅｍｅｎｔｃｉｒｃｕｉｔｃｏｍｐｌｅｘｉｔｙｉｓｎｏｔｈｉｇｈ，ａｎｄｔｈｅｎａｒｒｏｗｒａｎｇｅｏｆｆｒｅｑｕｅｎｃｉｅｓｕｓｅｄ，ＳＯｉｎｐｒａｃｔｉｃｅｔｈｅｒｅａｒｅｄｒａｗ—
时刻和终了时刻的准确性上存在有问题。主要表现在：定时器从应该开始计时到实际开始计时存在有时间差，即出现了计时延
图２带通滤波器
２．２信号比较环节信号经过带通滤波器滤掉高频干扰和低频漂移信号并进行
１３２相位差源自测量电路的设计相位差测量电路的设计
ＤｅｓｉｇｎｏｆＣｉｒｃｕｉｔｉｎＰｈａｓｅＤｉｆｆｅｒｅｎｃｅＭｅａｓｕｒｅｍｅｎｔ
刘龙飞王根岭肖培如（浙江理工大学信息电子学院，浙江杭州３１００１８）
摘要
传统的相位差测量仪需要采用多片中小规模集成电路，不仅电路复杂，测量相位差的精度不高，而且使用的频率范围

基于差放的相位差测量电路的设计及仿真

性不高（ｏＨ１ｋｚ时，ｌ法间接测量计算结果为图方＿３８９，理论结果比较误差为１４￣而文中提供７。￣与７．８７
．很近的时候。量的效果很不理想，测这是增大误差的一１１电路组成个重要原因：其次是测得的结果还需经过相关公式间接计算而得．过程显得繁琐。其这显然不符合Ｍｕｉｍｈｓｉ
一
尽显了仪器仪表众多、方便快捷等多个特点。但是被溺电路的输入端日接入一个交流信号源或者函数信Ｎｕｔｉｌｓｉｍ没有直接测量电压楣位差的仪表可用（件号发生器．即波特图示仪是在既定频率下以扫描信号软有直接显示比较两个电位的电位差的仪器．也即波特源（其初相位为ｏ）设ｏ为参考，量某一信号与其之间测
常用的相位差处理方法圆。
伊一９一幻： —ｘ３。竺６：。 — ６。ｏｏ
Ｔ
（）１，
从上面的求解过程可知．ｌ中的读数指针Ｔ图ｌ和１２都需要依靠鼠标的人为移动得以定位．因此其精准
如图４和图５左图所示．将读数指针１定位到
１０Ｈ０ｋｚ时，经相位差测量电路后出现约为００３．．７￣小
于０１；定位到１ｋｚ时．现的误差约为００７￣．。当０Ｈ出．３０电路中Ｒ和Ｒ为电位器，作用是对输入信号进（处图中未显示，实际已测量）小于００￣，２其此但，．１。当把读行一定比例的线性缩小（其缩小比例为Ｍ）因为需书指针２定位到１误差时．可测量的最大频率为１设．ｏ．要考虑到后续运放对最大输入信号大小的限制．必须３ＭＨｚ７。也即呈现频率越大．误差就越大的规律左图将大的输入信号经过一定的处理才方便使用．以Ｒｌ是将单个运放的ＵｉＧｉａｄｉｔ设置为所ｎｔａｎＢｎｗｄｈｙ— 和Ｒ２保证了后续电路的正常运行在实际使用时必２００ＭＨｚ时所得结果，但设置为软件默认ＩＯｚ．ＯＭＨ时

基于单片机的相位测量仪电路设计(完整版)

将该相位差信号送入单片机的外部中断接口，对该信号的脉冲宽度进行计数，从而得到对应于相位差的时间差和周期，再根据上述求解相位差的公式便可得到所求，并由液晶显示最终测得的相位差。
第
本章主要阐述了系统各单元的硬件电路设计思想及具体硬件组成，本设计共包括以下模块：单片机主控电路、显示电路、稳压电路、自动量程控制电路、AD转换电路、继电器驱动电路、超限报警电路及相位测量电路共8个部分。系统总体框图如图3.1所示。
P3口：P3口管脚是8个带内部上拉电阻的双向I/O口，可接收输出4个TTL门电流。当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电平，P3口将输出电流（ILL）这是由于上拉的缘故。
P3口也可作为AT89C51的一些特殊功能口，如表1所示：
表1 P3口第二功能表
管脚
矢量法：任何一个正弦函数都可以用矢量来表示，如各个正弦信号幅度相等、频率相同，运算器运用减法器合成得到矢量的模．矢量法用于测量小角度范围时，灵敏度较好，可行度也较高；但在180°附近灵敏度降低，读数困难且不准确．由于系统输出为一余弦或正弦函数，因此这种方法适用于较宽的频带范围。
上述3种测量相位的方法各有优势，从测量范围、灵敏度、准确度、频率特性和谐波的敏感性等技术指标来看，过零检测法的输出正比于相位差的脉冲数，且易于实现数字化和自动化，故本研究采用过零检测法。
图3.3晶振电路
外接石英晶体（或陶瓷谐振器）及电容C1、C2接在放大器的反馈回路中构成并联振荡电路。对外接电容C1、C2虽然没有十分严格的要求，但电容容量的大小会轻微影响振荡频率的高低、振荡器工作的稳定性、起振的难易程序及温度稳定性，如果使用石英晶体，我们推荐电容使用30pF±10pF，而如使用陶瓷谐振器建议选择40pF±10F。也可以采用外部时钟，这种情况下，外部时钟脉冲接到XTAL1端，即内部时钟发生器的输入端，XTAL2则悬空。本设计采用前一种方法，选用33pF的电容和12MHz的石英晶体相配合，这样可以提供准确而又稳定的us级定时时钟。

运放相位补偿电路设计

集成运放的内部是一个多级放大器。

其对数幅频特性如图...1所示中的曲线①(实线)。

对数幅频特性曲线在零分贝以上的转折点称为极点。

图中，称P1 P2点为极点。

极点对应的频率称为转折频率，如fp1,fp2,第一个极点，即频率最低的极点称为主极点。

在极点处，输出信号比输入信号相位滞后45°，幅频特性曲线按-20dB/10倍频程斜率变化，每十倍频程输出信号比输入信号相位滞后90。

极点越多，越容易自激，即越不稳定。

为使集成运放工作稳定，需进行相位(频率)补偿。

按补偿原理分滞后补偿、超前补偿及滞后一超前补偿等。

滞后补偿:凡是使相移增大的补偿即被称为滞后补偿。

滞后补偿使主极点频率降低，即放大器频带变窄。

如补偿后只有一个极点，则被称为单极点，如图(a)所示中的曲线②。

超前补偿:凡是使相移减小的补偿即被称为超前补偿，超前补偿使幅频特性曲线出现零点,即放大器频带变宽。

在零点处输出信号比输入信号相位超前45°，幅频特性曲线按+20dB/10倍频程斜率变化。

补偿办法是将零点与补偿前的一个极点重合，如图(a)中的P2点，补偿后的幅频特性曲线如图(a)所示中的曲线③，补偿后频带展宽。

1.输入端的滞后补偿网络(外部滞后补偿)在集成运放的两输入端之问并一串联的电阻(RB)、电容(CB)的网络被称为输入端的滞后补偿。

这种补偿使通频带变窄，适用于对频带要求不高的电路。

这种方法也有助于提高集成运放的上升速率。

RB，CB的估算方法(I)在放大器增益给定的条件下暂时短接CB，在集成运放两输入端之间并联RB，RB的值由大到小的改变，直至放大器进入临界稳定状态。

这时可用示波器看到近似正弦波。

并用示波器水平(时间)轴测出振荡周期，换算出振荡频率fo实际是放大器的放大倍数等于1时的频率。

补偿电容CB的值可按下式估算，即CB》1/(RB*f)2. 反馈端超前补偿将补偿电容并在闭环放大器的外部反馈电阻上。

其补偿原理如图（a）所示的曲线③。

集成运算放大器实验报告

集成运算放大器一、实验目的和要求1、了解集成运算放大器的工作原理；2、熟练运用模拟集成电路进行基本电路的仿真设计；3、独立完成运算放大器的加法、减法运算，并设计出y=X1+2X2及y=2X1-X2的运算电路。

二、主要仪器电脑、模拟电路软件三、实验原理1、反相加法运算1）原理如图1，可列出以下等式I I1=u i1/R11,I i2=u I2/R12,I i3=u i3/R13,I F=I I1+I i2+I i3,I=-u O/R F,由上式可知，当时，则上式为当时，则由上列三式可见，加法运算放大电路与运算放大器电路本身无关，只要电阻阻值足够精确，可保证加法运算的精度和稳定性。

平衡电阻2）反相加法运算的特点：输入电阻低，共模电压低，改变某一输入电阻时，对其他电路无影响2、减法运算如果两个输入端都有信号输入，则为差分输入。

差分运算电路如图2所示。

由图可列出：因为u-≈u+，则当R1=R2和R F=R3时，则上式为当R F=R1时，则得由上式可见，输出电压与两个输入电压的差值成正比，可进行减法运算。

电压放大倍数在图2中，如将R3断开，则即为同相比例运算和反相比例运算输出电压之和。

由于电路存在共模电压，为保证运算精度，应当选用共模抑制比较高的运算放大器或选用阻值合适的电阻。

四、实验内容1、设计y=X1+2X2运算电路，在电脑中用仿真软件绘图，保证电路在运行状态。

R2R F R6R1R4R3R5注：R2等于R1、R F并联2、设计y=2X1-X2运算电路，在电脑中用仿真软件绘图，保证电路在运行状态。

注：R F/R1=R3/R2五、总结1、了解了集成运算放大器的工作原理；2、可以熟练运用模拟集成电路进行基本电路的仿真设计；3、输出端和输入端都需要接地；4、虽说是仿真电路，但还是要注意接入元件的正负接口，如电压表；5、进行电脑操作前，先熟悉如何接入元件，并连接各元件，再进行下一步操作。

相位差检测电路

课程设计报告课程电子测量与虚拟仪器题目相位差检测电路系别物理与电子工程学院年级08级专业电子科学与技术班级08电科（3）班学号0502083（02 14 23 24）学生姓名崔雪飞陈祥刘刚李从辉指导教师徐健职称讲师设计时间2011-4-25~2011-4-29目录第一章绪论 (2)第二章题目及设计要求 (3)2.1题目要求 (3)2.2设计要求 (3)第三章方案设计与论证 (4)3.1移相电路设计 (4)3.2检测电路设计 (4)3.3显示电路设计 (5)第四章结构框图等设计步骤 (6)4.1设计流程图 (6)4.2模块分析 (7)4.2.1 移相电路 (7)4.2.2 检测电路 (7)4.2.3 显示电路 (8)4.3结果显示 (9)4.4总电路图 (11)第五章误差分析 (12)第六章总结体会 (13)第七章参考文献 (14)附录 (15)第一章绪论随着电子技术和计算机技术的发展,电子设计自动化(E-DA) 技术使得电子电路设计人员在计算机上能完成各种电路的设计,性能分析和有关参数的测试等大量的工作。

Multi-sim2001是加拿大InteractiveImageTechnologies公司2001年推出的Multisim最新版本,是一个专门用于仿真与设计的工具软件,它丰富的元件库中提供数千种电路元件,随时可以调用;它提供了多种测试仪器仪表,可方便的对电路参数进行测试和分析。

移相器在新一代移动通信、电子战、有源相控阵和智能天线等系统中获得广泛的应用。

移相器在电子系统中的主要作用是调整系统接收 /发射时电路中的信号相位。

本文将介绍用Multisim软件的部分集成电路和控制部件等各种元件来完成移相电路的设计和仿真。

使用Multisim交互式地搭建电路原理图，并对电路进行仿真。

Multisim提炼了SPICE仿真的复杂内容，这样无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。

集成运放实验报告

集成运放实验报告1. 实验目的本实验旨在通过实际操作，了解集成运放的基本特性和工作原理，并掌握基本的电路应用。

2. 实验原理集成运放（OP-AMP）是一种高增益、差分输入的直流电压放大器。

它由多个晶体管和被动元件组成，并具有高阻抗输入、低阻抗输出等特点。

常见的集成运放符号如下图所示：![](op_amp_symbol.png)实验中使用的集成运放是LM741型号。

其典型参数如下：- 差模增益：20万- 输入阻抗：2MΩ- 最大输出电流：25mA- 输入偏置电流：80nA- 高达1MHz的带宽通过在反馈电路中使用运放，可以构建各种电路，如放大器、比较器、滤波器等。

3. 实验材料- 集成运放LM741 x 1- 电阻（标准值）：1kΩx 4, 10kΩx 2- 电容：0.1μF x 2- 变阻器：10kΩx 1- 直流电源供应器- 示波器- 万用表4. 实验步骤4.1 集成运放的基本测试1. 将运放的引脚与电路连接，按照实验原理中的运放符号连接。

2. 用万用表测量引脚电压，确认供电电压是否满足要求。

3. 将运放的输出引脚连接至示波器，观察输出波形。

4.2 集成运放的非反馈放大器实验1. 将非反馈放大电路按照原理图连接。

2. 将输入信号连接至运放的正输入端。

3. 连接示波器至运放的输出端。

4. 分别输入不同大小的正弦信号，观察输出波形和输入输出关系。

4.3 集成运放的反相放大器实验1. 将反相放大电路按照原理图连接。

2. 分别连接不同大小的输入信号，观察输出波形和输入输出关系。

3. 测量并记录不同输入电压下的输入输出关系。

4.4 集成运放的比较器实验1. 将比较器电路按照原理图连接。

2. 输入不同大小的三角波信号至运放的正输入端。

3. 连接示波器至运放的输出端，观察输出波形。

5. 实验结果与分析经过以上实验，我们观察到了以下现象：- 在非反馈放大器实验中，输出信号与输入信号呈线性关系，且放大倍数与电路元件的选择有关。

集成运放相位补偿电路设计的详细解析

集成运放相位补偿电路设计的详细解析集成运放相位补偿电路是一种常用的电路设计，可以用来解决运放在高频下的相位失真问题。

本文将详细解析集成运放相位补偿电路的设计原理和步骤。

我们需要了解相位失真的原因。

在高频信号传输中，电路中的电感和电容会对信号的相位产生影响，导致信号的相位失真。

为了解决这个问题，我们可以通过设计相位补偿电路来补偿信号的相位失真。

相位补偿电路的设计步骤如下：1. 确定相位失真的频率范围：首先，我们需要确定电路中相位失真发生的频率范围。

可以通过测量电路的频率响应来确定相位失真的频率范围。

2. 选择合适的相位补偿网络：根据相位失真的频率范围，我们可以选择合适的相位补偿网络。

常用的相位补偿网络包括RC网络和LC 网络。

选择相位补偿网络时，需要考虑相位补偿的范围、带宽和阻抗匹配等因素。

3. 计算相位补偿网络的参数：根据相位补偿网络的类型，我们可以通过计算来确定相位补偿网络的参数。

例如，对于RC网络，我们可以通过计算电阻和电容的数值来确定相位补偿网络的参数。

4. 绘制相位补偿电路的电路图：根据相位补偿网络的参数，我们可以绘制相位补偿电路的电路图。

在电路图中，相位补偿网络应与运放的输入端和反馈电路相连接。

5. 进行电路仿真和调试：在设计完成后，我们可以使用电路仿真软件来验证相位补偿电路的性能。

通过仿真，我们可以观察信号的相位失真情况，并进行必要的调整和优化。

总结起来，集成运放相位补偿电路设计的步骤包括确定相位失真频率范围、选择相位补偿网络、计算网络参数、绘制电路图和进行仿真调试。

通过这些步骤，我们可以设计出满足要求的相位补偿电路，有效解决运放在高频下的相位失真问题。

相位补偿电路的设计原理和步骤在电子工程中有着广泛的应用，特别是在高频信号传输和放大领域。

通过合理的相位补偿电路设计，可以提高电路的相位准确性和信号质量，从而实现更好的信号传输和放大效果。

因此，掌握相位补偿电路设计的原理和方法对于电子工程师来说是非常重要的。

相位差测量电路设计

本科毕业设计( 2015 届 )题目：相位差测量电路的设计学院：机电工程学院专业：自动化学生姓名：学号：指导教师：职称（学位）：讲师合作导师：职称（学位）：完成时间：2015 年 5 月 28日成绩：黄山学院教务处制原创性声明兹呈交的设计作品，是本人在指导老师指导下独立完成的成果。

本人在设计中参考的其他个人或集体的成果，均在设计作品文字说明中以明确方式标明。

本人依法享有和承担由此设计作品而产生的权利和责任。

声明人（签名）：年月日目录摘要 (1)英文摘要 (2)1 绪论 (2)1.1 研究背景及意义 (3)1.2 发展现状和发展趋势 (3)1.2.1 国外发展状况 (3)1.2.2 国内发展状况 (4)1.2.3 发展趋势 (5)2 相位差测量的基本原理 (5)2.1 相位的基本概念 (5)2.2 相位差测量原理 (5)2.3 电路设计原理 (6)3 设计与分析 (6)3.1 移相电路 (6)3.1.1 方案分析 (6)3.1.2 移相电路设计 (8)3.2 检测电路 (8)3.2.1 方案分析 (8)3.2.2 检测电路设计 (11)3.2.3 LM339特性分析 (12)3.2.4 双稳态触发器 (13)3.3 计数显示电路 (14)3.3.1 方案分析 (14)3.3.2 计数显示电路设计 (14)3.3.3 数码管工作原理 (15)4 仿真与调试 (16)5 实验分析 (18)总结 (19)参考文献 (20)致谢.................................................................................................错误!未定义书签。

附录 (21)相位差测量电路设计机电工程学院自动化专业指导老师：（讲师）摘要: 随着计算机以及电子技术的发展，相位差测量技术作为常用的信号测量技术，得到了快速发展，已经成为现代科学研究不可或缺的一部分。

基于相位差法的电力设备高精度在线检测仪设计

基于相位差法的电力设备高精度在线检测仪设计为解决介质基于相位差测量方法绝缘介质损耗因数准确度低的问题，采用相位、周期同时测量的办法，设计了一种高精度的介质损耗因数测试仪。

本文描述了基于相位差测量方法的测量原理、给出了测试仪硬件设计和软件设计方法。

实验证明，该方案成本低、精度高、使用方便，具有一定的推广价值。

标签：相位测量周期测量测量据统计，电力系统110KV以上变压器80%的事故是由电力设备的绝缘击穿事故引起[1]，因此，电力设备绝缘监测一直受到电力工程师们的重视。

常用的绝缘检测采用周期性的预防性检测方法，这种检测方法，既需停电作业，影响生产，而且不能及时发现电气设备故障，使得电力设备可能在故障状况下运行，因此，研制电力设备绝缘性能在线检测仪具有重要意义。

电力设备绝缘性能的一个重要参数是绝缘介质损耗因数。

介质损耗角δ是在交变电场下，介质内流过的电流向量和电压向量之间的夹角的余角δ，简称介损角。

通过检测介损角大小，可以得到电力设备电容量变化，从而看出设备绝缘介质老化程度。

常用的绝缘介质损耗因数在线监测方法有电桥法、伏安法、自由轴法、相位差法、基波相位分离法等。

这些检测方法各有优劣，而传统的相位差测量介质损耗角采用的方法是通过测量流过试品容性电流与标准电容器电流的相角差，从而可以计算tgδ的数值。

这种测量方法，主要用于实验室试验测量，无法完成在线测量。

为此，设计了一种相位差、周期同时测量的高精度在线检测仪，该检测仪避免了实时频率对介质损耗因数测量的影响，满足国标《固体电工绝缘材料在工频、音频、高频下相对介电系数和介质损耗角正切试验方法》GB1409—78和《电力设备预防性试验规程》DL/T595-1996。

一、测量原理及系统结构1.介质损耗角取得试品的电流向量I和电压向量U，可以得到如图1所示相量图及等效电路图[2]。

受损的绝缘介质等效为纯电阻和纯电容并联电路，加载到试品电压U经电阻电容并联电路，产生相位超前的电流，电流和电压的夹角余弦称为相介质损耗角。

基于AD8302的相位差测量系统的改进和设计.

图1 芯片AD8302的内部功能框图图2 AD8302的相位差响应曲线图3 本设计电路结构图2014.1
45
从-180°~+180°，相位检测结果是用0~1.8V的电压值来表示的，这将引入一个模糊的测量结果。

比如当相位变化是45°和-45°时，检测结果将输出1个相同的值，而无法判断是哪个值，因此该芯片的测量范围比较小。

这也影响了该芯片的应用范围。

本设计鉴相电路的介绍
本设计通过增加一个90度电桥如果仅仅得知输出电压为135mV的
话只能推测两路信号的相位差为45°
或-45°，因此需要第二路的鉴相输出
电压辅助判断，如果两路信号的相
位差是45°则下路的AD8302的两路输
入相位差为135度，因此输出电压应
电常数为3.38。

版图设计时应保证电
桥输出的两路到AD8302输入端的时
候经过的路线长度相同，功分器的输
出同样处理，以保证相位差值不变。

图4 AD8302相位检测电路（a）电桥和功分器电路PCB版图（b）两路AD8302鉴相电路PCB版图图5 本设计版图示意图
图6 本设计的实物图。

基于FPGA的相位差测量模块的设计

基于FPGA的相位差测量模块的设计相位差测量设计思路相位差测量设计要求基于FPGA设计一个测量两路同频率信号相位差的模块，具体要求如下：测量信号频率范围：20Hz～20kHz ，精度：2度，测量波形：方波。

自行设计相位差可控双路输出脉冲源作为被测对象。

发挥部分：（1）相位差和频率交替显示或同时显示（2）提高测量精度（3）拓宽频率范围到20Hz～200kHz（4）设计出一套相位计前置整形电路方案（采用模拟电路或者模数混合，仅设计和仿真，不制作），要求能自适应峰峰值在0.2V至5伏的非方波输入信号，尽量减少两路输入信号幅度不一致引入的误差，带宽不小于20Hz～20kHz，输出信号能接入本课题设计的相位差测量模块。

相位差测量设计方案根据题目要求，我们组把这个模块的设计分为四个子模块，分别为：信号源的发生、频率计的设计、相位差的测量和四位LED相位差显示。

信号源的发生产生两路同频、相位差可控的信号；频率计的设计是借用信号源产生的信号，然后根据内部晶振产生闸门宽度为1秒的闸门信号，在高电平时开始计数，记得的周期个数，即信号源产生信号的频率；相位差的测量是先通过测量两路信号的上升沿之间内部晶振的周期数，然后由此周期数换算出相位差，再通过VHDL语言内部函数转换成十进制数输出到显示模块。

RTL图如下：模块程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY kzys ISPORT ( CLK : IN STD_LOGIC;KG : IN STD_LOGIC;ZS : IN NATURAL;KG_OUT: OUT STD_LOGIC );END entity kzys;ARCHITECTURE one OF kzys ISSIGNAL CNT: NATURAL;BEGINPROCESS(KG,CLK)BEGINIF KG='0' THEN CNT<=0;KG_OUT<='0';ELSIF CLK'EVENT AND CLK='1' THENIF CNT<ZS THENCNT<=CNT+1;ELSEKG_OUT<='1';END IF;END IF;END PROCESS;END;library ieee;use ieee.std_logic_1164.all;entity xhk isport(sw_1:in std_logic_vector(4 downto 0);f_out1:out natural;y_out2:out natural );end xhk;architecture one of xhk isbeginprocess(sw_1)begincase sw_1 iswhen "00001"=>f_out1<=499999;y_out2<=277778; when "00010"=>f_out1<=499999;y_out2<=625000; when "00011"=>f_out1<=499999;y_out2<=1666667; when "00100"=>f_out1<=6666;y_out2<=5556; when "00101"=>f_out1<=6666;y_out2<=11111; when "00110"=>f_out1<=6666;y_out2<=16667; when "00111"=>f_out1<=499;y_out2<=1806; when "01000"=>f_out1<=499;y_out2<=1667; when "01001"=>f_out1<=499;y_out2<=625; when "01010"=>f_out1<=82;y_out2<=174; when "01011"=>f_out1<=82;y_out2<=81;when "01100"=>f_out1<=82;y_out2<=220; when "01101"=>f_out1<=49;y_out2<=32;when "01110"=>f_out1<=49;y_out2<=65;when "01111"=>f_out1<=49;y_out2<=122; when "10000"=>f_out1<=0;y_out2<=0;when others=>f_out1<=0;y_out2<=0;end case;end process;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY plfsq ISPORT ( clk: IN STD_LOGIC;ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUT : OUT STD_LOGIC ); END ;ARCHITECTURE one OF plfsq IS SIGNAL FULL: STD_LOGIC ;BEGINPROCESS(clk)V ARIABLE CNT8 : NATURAL;BEGINIF KG='0' THENFULL <='0';CNT8 :=ZS;ELSIF clk'EVENT AND clk='1' THENIF CNT8 >0 THENCNT8:=CNT8-1;ELSECNT8 :=ZS;FULL <= NOT FULL;END IF;END IF;END PROCESS ;PROCESS(clk,FULL)BEGINIF KG='1' THENIF clk 'EVENT AND clk = '1' THENIF FULL = '1' THEN F_OUT <='1';ELSE F_OUT <='0';END IF;END IF;END IF;END PROCESS;END one;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY plfsqy ISPORT ( clk: IN STD_LOGIC;ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUTY : OUT STD_LOGIC );END ;ARCHITECTURE one OF plfsqy IS SIGNAL FULL: STD_LOGIC ;BEGINPROCESS(clk)V ARIABLE CNT8 : NATURAL;BEGINIF KG='0' THENFULL <='0';CNT8 :=ZS;ELSIF clk'EVENT AND clk='1' THENIF CNT8 >0 THENCNT8:=CNT8-1;ELSECNT8 :=ZS;FULL <= NOT FULL;END IF;END IF;END PROCESS ;PROCESS(clk,FULL)BEGINIF KG='1' THENIF clk 'EVENT AND clk = '1' THENIF FULL = '1' THEN F_OUTY <='1';ELSE F_OUTY <='0';END IF;END IF;END IF;END PROCESS;END one;信号源的发生：library ieee;use ieee.std_logic_1164.all;entity xhy isport(sw_1:in std_logic_vector(4 downto 0);clk:in std_logic;kg:in std_logic;f_outy:out std_logic;f_out:out std_logic);end xhy;architecture qq of xhy iscomponent xhkport(sw_1:in std_logic_vector(4 downto 0);f_out1:out natural;y_out2:out natural );end component ;component kzysPORT ( CLK : IN STD_LOGIC;KG : IN STD_LOGIC;ZS : IN NATURAL;KG_OUT: OUT STD_LOGIC ); end component;component plfsqyPORT ( clk: IN STD_LOGIC;ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUTY : OUT STD_LOGIC ); end component;component plfsqPORT ( clk: IN STD_LOGIC;ZS: IN NATURAL;KG: IN STD_LOGIC;F_OUT : OUT STD_LOGIC ); end component;signal a,b:NATURAL;signal c:STD_LOGIC;beginu1:xhk port map( sw_1=>sw_1,f_out1=>a,y_out2=>b);u2:kzys port map(zs=>b,clk=>clk,kg=>kg,kg_out=>c);u3: plfsqy port map(clk=>clk,ZS=>a, KG=>C,F_OUTY=>F_OUTY);u4: plfsq port map(clk=>clk,ZS=>a,KG=>KG,F_OUT=>F_OUT);END ARCHITECTURE qq;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk,en,clr:in std_logic;count10:buffer integer range 0 to 400000000);end cnt10;architecture art of cnt10 isbeginprocess(clk,clr,en)beginif clr='1'thencount10<=0;elsif rising_edge(clk)thenif(en='1')thencount10<=count10+1;end if;end if;end process;end art;频率计的设计：use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity freq_measure isPort( clk0 : in std_logic;wave1 : in std_logic;q : out integer range 0 to 400000000); end freq_measure;architecture art of freq_measure iscomponent cnt10port(clk,en,clr:in std_logic;count10:buffer integer range 0 to 400000000); end component;signal en1,clr1 : std_logic;signal date:integer range 0 to 400000000;beginprocess(clk0)variable cnt:integer range 0 to 6;beginif rising_edge(clk0) thenif cnt = 0 then clr1 <= '1';cnt:=1;elsif cnt > 5 then cnt := 0;q<=date;else cnt := cnt+1;clr1 <= '0';en1 <= '1';end if;end if;end process;u1 : cnt10 port map(clk=>wave1,en=>en1,clr=>clr1,count10=>date);end art;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity measure_n isPort( clk,clk0,clk1:in std_logic;n_out:out std_logic_vector(15 downto 0)); end measure_n;architecture art of measure_n issignal count0,count01,count02,count1,count2 : std_logic_vector(15 downto 0);signal x,y,a,clk10,clk11,clk20,clk21: std_logic;beginprocess(clk,clk0,clk1,x,y,count1,count2)beginif clk'event and clk='1'thencase a iswhen '0'=>clk10<=clk0;clk11<=clk1;if clk10='0' and clk11='0'thencount1<=(others=>'0');end if;if clk10='0'thenx<='1';end if;if x='1' thenif clk10='1' thenif clk11='0' then y<='1';end if;if y='1' thenif clk11='1' thencount01<=count1;count1<=count1;elsecount1<=count1+1;end if;end if;end if;end if;if count01=0 thena<='1';else a<='0';end if;when '1'=>clk20<=clk1;clk21<=clk0;if clk20='0' and clk21='0'thencount2<=(others=>'0');end if;if clk20='0'thenx<='1';end if;if x='1' thenif clk20='1' thenif clk21='0' then y<='1';end if;if y='1' thenif clk21='1' thencount02<=count2;count2<=count2;elsecount2<=count2+1;end if;end if;end if;end if;if count02=0 thena<='0';else a<='1';end if;when others=>a<='1';end case;count0<=count01 or count02;end if;n_out<=count0;end process;end art;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity consider1 isport ( clk :in std_logic;n1:in std_logic_vector(15 downto 0);freq:in integer range 0 to 400000000;cout:out std_logic_vector(15 downto 0) );end consider1;architecture arch of consider1 issignal c0,c1,e,e0,d0,d1:integer range 0 to 400000000;signal count:std_logic_vector(15 downto 0);signal m:std_logic_vector(15 downto 0);beginprocess(n1,clk)beginif rising_edge(clk) thenm<=n1;c0<=conv_integer(m);d0<=c0*151;d1<=d0/1024;end if;end process;process(clk,freq)beginif rising_edge(clk) thenc1<=freq;e<=c1*d1;e0<=e/2048;count<=conv_std_logic_vector(e0,16);end if;end process;cout<=count;end arch;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count isport( clk:in std_logic;c_in:in std_logic_vector(15 downto 0);qa1,qb1,qc1,qd1:out INTEGER RANGE 0 TO 9); End count;architecture art of count isSignal a:integer range 0 to 400000000;signal m: std_logic_vector(15 downto 0);BeginProcess(clk,c_in)variable ai,bi,ci,di:integer range 0 to 9;beginif clk'event and clk='1' thenm<=c_in;a<=conv_integer(m);di:=(a-ai-10*bi-100*ci) /1000;ci:= (a-ai-10*bi)/100;bi:= ((a-ai) rem 100)/10;ai:=a rem 10;end if;qd1<=di;qc1<=ci;qb1<=bi;qa1<=ai;end process;end art;相位差的测量：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity phase_measure1 isport( clkin,clk0in,clk1in:in std_logic;qa1out,qb1out,qc1out,qd1out:out integer range 0 to 9 );end;architecture art of phase_measure1 iscomponent measure_nPort( clk,clk0,clk1:in std_logic;n_out:out std_logic_vector(15 downto 0));end component;COMPONENT freq_measurePort( clk0 : in std_logic;wave1 : in std_logic;q : out integer range 0 to 400000000 );end COMPONENT;component consider1port ( clk :in std_logic;n1:in std_logic_vector(15 downto 0);freq:in integer range 0 to 400000000;cout:out std_logic_vector(15 downto 0));end component ;component countport( clk:in std_logic;c_in:in std_logic_vector(15 downto 0);qa1,qb1,qc1,qd1:out integer range 0 to 9);end component;signal d,f: std_logic_vector(15 downto 0);signal e: integer range 0 to 400000000;beginu1: measure_n port map(clk=>clkin,clk0=>clk0in,clk1=>clk1in,n_out=>d);u2: freq_measure port map(clk0=>clkin,wave1=>clk0in,q=>e); u3: consider1 port map(clk=>clkin,n1=>d,freq=>8192,cout=>f); u4: count port map(clk=>clkin,c_in=>f,qa1=>qa1out,qb1=>qb1out,qc1=>qc1ou t,qd1=>qd1out);end art;四位LED相位差显示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BCD7 ISPORT(BCD:IN INTEGER RANGE 0 TO 9;LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE ART OF BCD7 ISBEGINLED<= "0111111"WHEN BCD= 0 ELSE"0000110"WHEN BCD= 1 ELSE"1011011"WHEN BCD= 2 ELSE"1001111"WHEN BCD= 3 ELSE"1100110"WHEN BCD= 4 ELSE"1101101"WHEN BCD= 5 ELSE"1111101"WHEN BCD= 6 ELSE"0000111"WHEN BCD= 7 ELSE"1111111"WHEN BCD= 8 ELSE"1101111"WHEN BCD= 9 ELSE"0000000";END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Vhdl1 ISPORT(LOCK:IN STD_LOGIC;QA,QB,QC,QD:IN INTEGER RANGE 0 TO 9;LEDA,LEDB,LEDC,LEDD:OUTSTD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE ART OF Vhdl1 ISSIGNAL QAL,QBL,QCL,QDL:INTEGER RANGE 0 TO 9; COMPONENT BCD7PORT(BCD:IN INTEGER RANGE 0 TO 9;LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COMPONENT;BEGINPROCESS(LOCK)BEGINIF(LOCK'EVENT AND LOCK='1')THEN QAL<=QA;QBL<=QB;QCL<=QC;QDL<=QD;END IF;END PROCESS;U1:BCD7 PORT MAP(QAL,LEDA);U2:BCD7 PORT MAP(QBL,LEDB);U3:BCD7 PORT MAP(QCL,LEDC);U4:BCD7 PORT MAP(QDL,LEDD);END ART;。

相位差检测电路课程设计报告

移相器在新一代移动通信、电子战、有源相控阵和智能天线等系统中获得广泛的应用。

移相器在电子系统中的主要作用是调整系统接收 /发射时电路中的信号相位。

本文将介绍用Multisim软件的部分集成电路和控制部件等各种元件来完成移相电路的设计和仿真。

使用Multisim交互式地搭建电路原理图，并对电路进行仿真。

Multisim提炼了SPICE仿真的复杂内容，这样无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。

集成运放的最小相位误差组合应用技术

) = fH ( - 011 °
3
-3 1175 × 10 B fG ……………………………………………………… ( 15 )
3 用匹配三运放组成有源反馈补偿的最小相移应用技术
现在 , 也有不少商用单片集成匹配性很好的四运放 , 如 O P - 470 ( A v = + 10 时 , G ・BW μPC 844 等 = 6M H z) 、 L P470、 TLC 274、
3
收稿日期 : 2009 - 01 - 27 通讯作者 : 王新春 ( 1970 —) , 男 , 高级实验师 , 主要研究方向 : 电子测量 , 无线传感器网络 , 嵌入式系统。
・51・楚雄师范学院学报 2009 年第 3 期
© 1994-2010 China Academic Journal Electronic Publishing House. All rights reserved.
引言在某些模拟信号处理电路中 , 要求在足够宽的工作频域内必须要具有很小的相位误差 (相移或相位非线性 ) 。因此 , 开发并正确应用集成运放的最小相位误差组合应用技术 , 对于相位误差有着严格要求的电路与系统有着重要意义。
1 减小相位误差的传统方法 [1] 绝大多数集成运放 , 具有单级点开环电压增益函数 ωG A vd A vd A vd ( S ) = = ≈ ………………………………………………… ( 1 ) S S S 1 + 1 + A vd ωP1 ωG 式 ( 1 ) 中 , A vd 为运放低频 (或直流 ) 差模电压增益 ; ωP1 是极点角频率 , 即图 111 所示幅频特性转折角频率 ; ωG 是单位增益角频率 , ωG ≈ A vdωP1 。

1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

课程设计名称：电子技术课程设计题目：基于集成运放的相位差检测电路设计学期：2016-2017学年第2学期专业：班级：姓名：学号：指导教师：辽宁工程技术大学课程设计成绩评定表摘要本课程设计主要要求是设计一个基于集成运放的相位差检测电路。

整流滤波电路是提供直流电源的。

首先，要把信号源进行移相，用到RC移相电路，配合上集成运放，然后同时把移相之前的信号源和移相之后的信号源给两个过零比较器，结果输出的不是高电平就是低电平，完成了对模拟信号转化成数字信号的任务。

他们先异或，接着通过和一个来自555定时器的信号进行与逻辑，然后给在和计数器的clk端进行与逻辑，完成对周期长度和计时器的控制，达到采样的目的，最后数码管显示相位差。

完成了相位差检测的功能。

目录1、综述2、原理及技术指标3、单元电路设计及参数计算3.1整流滤波电路3.2 RC移相电路3.3 555定时器电路3.4计数器显示部分3.5 参数计算4、仿真5、设计比较6、结论7、设计体会参考文献1 综述振幅、频率和相位是描述正弦交流电的三个“要素”。

以电压为例，其函数关系为u=Umsin(ωt+φ0)式中：U m 为电压的振幅；ω为角频率；φ0为初相位。

设φ=ωt+φ0,称为瞬时相位，它随时间改变，φ0是t=0时刻的瞬时相位值。

两个角频率为ω1，ω2的正弦电压分别为u 1=U m1sin(ω1t +φ1)u 2=U m2sin(ω2t +φ2)它们的瞬时相位差为Θ=(ω1t +φ1)- (ω2t +φ2)=(ω1-ω2)t+(φ1-φ2)显然，两个角频率不相等的正弦电压（或者电流）之间的瞬时相位差是时间t的函数，它随时间改变而改变。

当两正弦电压的角频率ω1=ω2=ω时，有Θ=φ1-φ2由此可见，两个频率相同的正弦量间的相位差是常数，等于两正弦量的初相位之差。

在实际的工作之中，经常需要研究诸如放大器、滤波器等各种器件的频率特性，即输出、输入信号间的幅度比随频率的变化（幅频特性）和输出、输入信号间的相位差随频率的变化关系（相频特性）。

尤其在图像信号传输与处理、多元信号的相干特性显得更为重要。

相位差的测量是研究网络相频特性中必不可少的重要方面，如何使相位差的测量快速、精确已成为生产科研中重要的研究课题。

测量相位差的方法很多，主要有：用示波器测量；把相位差转换为时间间隔，先测量出时间间隔，再换算为相位差；把相位差转换为电压，先测量出电压，再换算为相位差；与标准移相器进行比较的比较法（零示法）等。

在测量相位差中主要有四种方法，即用示波器测量相位差、相位差转换为时间间隔进行测量、相位差转换为电压进行测量、零示法测量相位差。

2 原理及技术指南图一是相位差检测电路原理图。

要测量相位差,就得需要测出两个同相位时间的差值,进而通过转换,最终求出相位差.。

所以就需要测出这段时间。

在这段时间内有个明显的特点，就是一个为正，一个为负，首先，要把信号源进行移相，用到RC移相电路，配合上集成运放，然后同时把移相之前的信号源和移相之后的信号源给两个过零比较器，结果输出的不是高电平就是低电平，完成了对模拟信号转化成数字信号的任务。

接着通过和一个来自555定时器的信号进行与逻辑，然后给在和计数器的clk端进行与逻辑，完成对周期长度和计时器的控制，达到采样的目的，最后数码管显示相位差。

完成了相位差检测的功能。

3 单元电路设计及参数计算该电路主要由四个部分组成。

3.1 整流滤波电路：该部分选用单向桥式整流及电容滤波电路，由220V交流电压经变压器降压，D3-D6桥式整流滤波电路输出电压12V供芯片回路用。

图2，图3是滤波器的组成部分。

闸管是四层三端器件，它有J1、J2、J3三个PN结，可以把它中间的NP分成两部分，构成一个PNP型三极管和一个NPN型三极管的复合管，如图3-3当晶闸管承受正向阳极电压时，为使晶闸管导通，必须使承受反向电压的PN结J2失去阻挡作用。

图2中每个晶体管的集电极电流同时就是另一个晶体管的基极电流。

因此，两个互相复合的晶体管电路，当有足够的门极电流Ig流入时，就会形成强烈的正反馈，造成两晶体管饱和导通，晶体管饱和导通。

设PNP管和NPN管的集电极电流相应为Ic1和Ic2；发射极电流相应为Ia和Ik；电流放大系数相应为a1=Ic1/Ia和a2=Ic2/Ik，设流过J2结的反相漏电电流为Ic0,晶闸管的阳极电流等于两管的集电极电流和漏电流的总和：Ia=Ic1+Ic2+Ic0 或Ia=a1Ia+a2Ik+Ic0若门极电流为Ig，则晶闸管阴极电流为Ik=Ia+Ig从而可以得出晶闸管阳极电流为：I=(Ic0+Iga2）/（1-（a1+a2））（1—1）式硅PNP管和硅NPN管相应的电流放大系数a1和a2随其发射极电流的改变而急剧变化如图3所示。

图2图3图3-3当晶闸管承受正向阳极电压，而门极未受电压的情况下，式（1—1）中，Ig=0,(a1+a2）很小，故晶闸管的阳极电流Ia≈Ic0 晶闸管处于正向阻断状态。

当晶闸管在正向阳极电压下，从门极G流入电流Ig，由于足够大的Ig流经NPN管的发射结，从而提高其电流放大系数a2，产生足够大的极电极电流Ic2流过PNP管的发射结，并提高了PNP管的电流放大系数a1，产生更大的极电极电流Ic1流经NPN管的发射结。

这样强烈的正反馈过程迅速进行。

从图3，当a1和a2随发射极电流增加而（a1+a2）≈1时，式（1—1）中的分母1-（a1+a2）≈0，因此提高了晶闸管的阳极电流Ia.这时，流过晶闸管的电流完全由主回路的电压和回路电阻决定。

晶闸管已处于正向导通状态。

式（1—1）中，在晶闸管导通后，1-（a1+a2）≈0，即使此时门极电流Ig=0，晶闸管仍能保持原来的阳极电流Ia而继续导通。

晶闸管在导通后，门极已失去作用。

在晶闸管导通后，如果不断的减小电源电压或增大回路电阻，使阳极电流Ia减小到维持电流IH以下时，由于a1和a1迅速下降，当1-（a1+a2）≈0时，晶闸管恢复阻断状态。

3.2 RC移相电路：鉴于电路中的电容和电感均有移相功能,电容的端电压落后于电流900,电感的端电压超前于电流900,这就是电容电感移相的结果。

先说电容移相,电容一通电,电路就给电容充电,一开始瞬间充电的电流为最大值,电压趋于0,随着电容充电量增加,电流渐而变小,电压渐而增加,至电容充电结束时,电容充电电流趋于0,电容端电压为电路的最大值,这样就完成了一个充电周期,如果取电容的端电压作为输出,即可得到一个滞后于电流900的称移相电压;电感因为有自感自动势总是阻碍电路中变量变化的特性,移相情形正好与电容相反,一接通电路,一个周期开始时电感端电压最大,电流最小,一个周期结束时,端电压最小,电流量大,得到的是一个电压超前900的移相效果;这里说滞后或超前900,只是对纯电容纯电感而言,实际应用中是没有纯电容或纯时感的,所以,一个电容或电感的移相效果不可能正好达到滞后或超前900。

下面是最简单的RC移相电路。

图5 RC移相电路输出电压Uo与输入电压U i之间的相位差Θ随可调节电阻R的改变而改变。

当R由0→∞时，移相电路输入电压U i和输出电压Uo的移相范围可由上向量图看出是0~900。

本课程设计中的移相电路是以集成运算放大器、电阻、电容器件，通过合理的组合来实现相位波形的移相电路。

电路如图图6所示，图中U4A和U5A是0~900的移相放大器，两极移相放大器可以完成0~1800的移相。

第一级由U4A组成的移相滤波电路又被叫作全通滤波器，能通过所有的频率的信号，电路增益幅度为常数，仅相位是频率的函数。

图6 移相电路第二级由U5A组成的移相电路与第一级移相电路的原理完全相同。

3.3 555定时器电路：该电路的主要作用是采集信号，当继电器控制的开关断开时，电源随即给电容C充电，没有冲到三分之二VCC之前，555定时器输出高电平。

当冲到三分之二VCC时，输出低电平。

所以就可以根据这段时间，进行脉冲的采样。

连接图如图7所示. 图7下面介绍下555定时器-2/555定时器的功能主要由两个比较器决定。

两个比较器的输出电压控制RS 触发器和放电管的状态。

在电源与地之间加上电压，当5脚悬空时，则电压比较器C1 的同相输入端的电压为2VCC /3，C2的反相输入端的电压为VCC /3。

若触发输入端TR的电压小于VCC /3，则比较器C2的输出为0，可使RS触发器置1，使输出端OUT=1。

如果阈值输入端TH的电压大于2VCC/3，同时TR端的电压大于VCC /3，则C1的输出为0，C2的输出为1，可将RS触发器置0，使输出为低电平。

它的各个引脚功能如下：1脚：外接电源负端VSS或接地，一般情况下接地。

2脚：低触发端TR。

3脚：输出端Vo4脚：是直接清零端。

当此端接低电平，则时基电路不工作，此时不论TR、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。

5脚：VC为控制电压端。

若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。

6脚：高触发端TH。

7脚：放电端。

该端与放电管集电极相连，用做定时器时电容的放电。

8脚：外接电源VCC，双极型时基电路VCC的范围是4.5 ~ 16V，CMOS型时基电路VCC的范围为3 ~ 18V。

一般用5V。

在1脚接地，5脚未外接电压，两个比较器A1、A2基准电压分别为低电平的情况下，555时基电路的功能表如表3-1示。

3.4计数器显示部分：计数器部分由3个74ls190十位同步可逆计数器,脉冲由脉冲源和来自控制端的信号进行与逻辑而成。

三个芯片输出端分别接三个显示器，显示相位差数值。

如下图8所示图八3.5参数计算555计时器部分充电时间01.0=--=+TccccVVVRCLnT所以R取1Ω，C取0.009F。

计数器显示部分clk脉冲信号频率计算表3-1 555定时器的功能表HZ18000f f t 18001.0t =∴=⨯参数符合题目要求4 仿真直流电源仿真相位差电路的仿真最后为差为107度5 设计比较第一种555定时器的开关只能用手动去打开，只能仿真的同时断开开关。

还设计了第二种，可以用继电器来控制，继电器的电源来源是整流部分电路，自是我这个电路没有画出来。

第二中能够及时的断开开关，减少了误差，所以推荐第二种。

6结论Array在设计电路的过程中，要先通过观察参考电路，思考怎样简化参考电路，在器件上选择改进。

我们复习了学习的《模拟电子技术基础》的最后一章直流稳压电源，温习了桥式整流及电容滤波，认为输出电压的稳定性需要再加上一个稳压器来实现直流稳压电源的输出。

复习了《数字电子技术基础》中门电路的应用，最后选择用555定时器构成多采集波形的手段代替了原电路中的其他的繁琐器件。