Cadence 实验系列10_Verilog设计平台_NC-Verilog

创建新的信号显示方式
Windows ->Tools-> Mnemonic Maps
1。点击 新建Map 按 钮，新建一个 mnemonic map. 2。 改变默认的进制，点 击’h 不放然后选择’d. 3。 双击Values Matching…区域，输入0, 然后按Tab键，进入 Relabel As… 区域。 4。 在Relabel As…区域, 键入名字，然后按Tab键 进入下个目标的Values Matching…
仿真器 （Simulator）
VI编辑器
选中所有 相关文件 后，点击 编译 RISC CPU 所有模块文 件及仿真文 件
编译成功
描述前进行 设定，Tools >elaborator
非所有代码 都加了时间， 为防止报错
Snapshot 文件
描述成功
控制窗口
设计浏览器
不报错，可以仿真
SimVision中你 可以存储个别目 标或者范围的仿 真数据，使得仿 真数据尽量少， 因此需要设定探 测类型。 选择顶层模块 ->Simulation ->Create Probe
Cadence 实验系列10_ Verilog设计平台_NC-Verilog
大纲



Nc-verilog仿真器的总体描述 常用命令的介绍 详细介绍仿真器的使用 播放操作演示的屏幕录像
Verilog-XL仿真器


Verilog HDL是在1983年创立的。在1984~1985年， Cadence公司的第一合伙人Phil Moorby设计出了 第一个名为Verilog-XL的仿真器。1986年，他提出 了用于快速门级仿真的XL算法。 Verilog-XL是一个解释仿真器。“解释”是指有一 个运行时间的解释工具执行每一条Verilog指令并 且与事件队列进行交流。这一早期的仿真器是 Verilog-1995年标准的参考仿真器。由于它是该标 准的参考仿真器，所以一直未被更新而不具有 Verilog的一些新特点。并且它是一个解释程序， 所以它不是最快的仿真器。
优点：


业界第一的性能加快设计验证 64位机器上设计超过1亿门的芯片 用一体化的事务/信号视窗使效率最大化 集成化的代码覆盖保证全面的验证 通过完全兼容的升级到Incisive验证平台获得终极 的验证速度和效率 来自超过30家ASIC供应商的经过认证的库保证精 确性
缺点（个人认为）：
保存好Verilog文件后，打开终端，键入 nclaunch –new 开启仿真器
选择多步模式 Multiple Step
必须为此路径
库文件夹
点OK后
主窗口： 左边窗口 显示当前 目录下所 有文件， 在编译和 描述后在 右边显示 设计的库
源文 刷新 Verilog 描述器 件浏 目录 编译器 （Elaboretor） 览
Source Browser 让你可以看到设计的源 代码
选择好要显示的信号后， 点击 打开波形窗口
点击顶层 模块，选 择要加进 波形图的 信号
加信号举例
选择子模 块的信号
无信号显示
Simulation ->Reset to Start
信号显示方式举例
来自百度文库
Format-> Radix/Mnemonic ->Decimal…
NC-Verilog仿真器


NC-Verilog是Verilog-XL的升级版, 它采用NativeCompiled技术, 无论仿真速度, 处理庞大设计能力, 编辑能力, 记忆体容量和侦错环境都以倍数升级。 NC-Verilog是一个编译仿真器，它把Verilog代码 编译成Verilog程序的定制仿真器。也就是它把 Verilog代码转换成一个C程序，然后再把该C程序 编译成仿真器。因此它启动得稍微慢一些，但这 样生成的编译仿真器运行得要比Verilog-XL的解释 仿真器快很多。它也与Verilog-2001标准的大部分 兼容，并且一直被Cadence经常更新，因此包含 了越来越多的高级应用特点。
Verilog代码编辑界面不友好
Nc-verilog 的各种常用的命令

+cdslib+... +errormax+整数 +status +work +access+w/r/c
+gui +input script_file +run


设定你所仿真的库所在 当错误大于设定时退出仿真 显示内存和CPU的使用情况 工作库 读取对象的权限,缺省为无读 (-w)无写(-r)无连接(-c) 显示图形交互界面 输入脚本文件 如果在GUI交互界面下, 启动 后将自动开始仿真
点击Apply后便可以得到想要的信号显示方式
播放操作演示的屏幕录像
谢谢！
......想了解更多请在终端输入Verilog后回车
Nc-verilog仿真器的 工作过程
Verilog的编辑


在Linux下打开gedit来创建和编辑 其存放路径必须是Nc-verilog仿真器的 License所认定的目录，否则编译时报错 也可通过Nc-verilog来打开编辑，但操作不 便
创建成功，仿真 结果数据将存在 默认的库里
开始仿真
仿真结果数 据存在默认 的库里
仿真结果， 与 Testbench 有关
Design Browser 让你进入设计的各层， 以及信号和变量的数据库 Waveform window把仿真的资料在X-Y 坐标系里面描绘出来。数据通常被显示 为值和时间的关系，但是它也可以是已 经记录下了的数据