基于FPGA_DSP的高速基带信号处理平台的设计_谭左红

第 14 卷 第 5（ 2014） 03-0239-05
科学技术与工程
Science Technology and Engineering
Vol. 14 No. 3 Jan． 2014 2014 Sci. Tech. Engrg.
基于 FPGA + DSP 的高速基带信号 处理平台的设计
2） FPGA 选型： 作为处理平台的协处理器，不仅 要求所选 FPGA 具有丰富的内部逻辑资源，而且需 要足够多的 I / O 口来完成信号的转接和通信任务。 结 合 需 求，本 设 计 中 选 择 ALTEＲA 公 司 的 EP4SGX230KF40C4 这款 FPGA 芯片。它是一款高 性能超大规模可编程逻辑器件，具有成熟的收发器 和存储器接口技术，其内部包含 182 400 个 Combinational ALUTs，13. 9 Mb ＲAM 以及 1 288 个嵌入式 乘法器，硬件资源十分丰富，适合复杂算法及高速信 号处理等对器件性能要求较高的场合［6］。 2. 2 FPGA 和射频板接口设计
谭左红 田增山
（ 重庆邮电大学无线定位与空间测量研究所，重庆 400065）
摘 要 针对目前无线通信系统基带信号处理平台功能单一、灵活性差、运算能力弱等问题，在传统处理器架构的基础上提
出了一种改进高速基带信号处理平台的硬件设计方案。该方案采用 FPGA + DSP 的处理架构，依托高性能的器件和高速接
文献标志码 A
目前软件无线电发展迅速，基带信号处理作为 软件无线电的关键技术之一备受青睐。高速基带处 理平台是软件无线电的基础，系统在此完成信号的 调制解调、比特流处理、扩频和解扩、上 / 下变频和控 制等功能，以满足不同无线通信系统对数字信号处 理运算速度和运算量的要求。高速数字信号处理器 是基带处理平台的核心，基于目前的硬件水平，国内 外基带处理器常用的数字信号处理器有 DSP、FPGA、AＲM、ASIC 等，它们均有各自的优点和不足，单 一的处理器都无法较好地满足软件无线电对于高速 基带处理平台的要求，目前主流的设计中均采用两 种或以上的处理器的组合［1］。因此，本设计中采用 FPGA + DSP 的架构作为数字信号处理器，相比单一 的处理器，其优势在于： ①充分结合了 DSP 和 FPGA 各自的优点，更好地发挥了性能； ②结构灵活、通用 性强、适用于模块化设计； ③对不同结构的算法都有 较强的适应能力，尤其适合实时信号处理； ④算法执 行效率高、开发周期短、系统易于维护和扩展等。
FPGA 是基带处理平台和射频前端衔接的主要 器件，不仅肩负着数字上下变频和数据预处理任务， 还需完成对高速数据的接收、缓存以及控制命令的 收发。对于接收通道，FPGA 通过高速并行接口接 收 A / D 转化后的数据，先对数据进行下变频到基 带，包括 NCO、滤波、抽取和频点选择等，然后根据 需要对基带数据进行预处理，如信号同步、相关等。 对于发射通道，FPGA 先将从 DSP 过来的数据进行 预处理，然后上变频到中频，再送到前端 D / A 传输
理完成的数据最终经以太网口传到上位机的显示控 制界面。
2 硬件平台的详细设计
2. 1 关键器件选型 高速的数字信号处理器是整个硬件平台的关
键，主要是对 DSP 和 FPGA 芯片的选择。 1） DSP 选型： DSP 是基带算法处理的核心，选型
非常关键，在选择 DSP 芯片之前，需要对基带信号 处理单元的需求进行详细分析。以目前数据传输速 率最快的 LTE 系统为例，LTE 在 20 MHz 频谱带宽 能够提供下行 100 Mb / s、上行 50 Mb / s 的峰值速率， 按照最高的 100 Mb / s 来计算，则每 10 ms 帧所要处 理的 最 大 数 据 量 为 1 Mb。根 据 3GPP TS 36. 211 V9. 1. 0 规定的下行数据基带处理流程，并按固定位 置复用的方式进行处理，每个数据比特须经过最多 10 个环节的处理过程，估算平均每环节上每比特的 处理要求 8 条指令，则 10 ms 内必须完成的处理指 令数是： 1 000 000 × 10 × 8 = 80 000 000 条，对应的 处理能力要求是 8 000 MIPS（ MIPS 表示每秒百万指 令） ［4］。考虑到其他指令的处理，则整个基带数据 处理的需求应不小于 9 000 MIPS。根据以上需求分 析，从系统的灵活性和成本等角度出发，选择了 TI 公司的 TMS320C6455 定点数字信号处理器，其最高 工作频率为 1. 2 GHz，有高达 9 600 MIPS 的峰值定 点运算能力［5］。除了接口资源十分丰富外，其内部 有增强型第二代卷积译码协处理器（ VCP2） 和增强 型第二代 Turbo 译码协处理器（ TCP2） ，能极大提高 系统的性能，可高效执行通信系统的多种相关核心 信号处理算法。
根据需求，FPGA 和射频板之间的接口速率应 不低于 1 Gb / s，这对连接器的要求较高，本设计中 选用的是一种高速差分 HSMC 连接器。一个 HSMC 连接器包括有 3 种传输线： 16 对的高速 ＲapidIO 收 发器，最 大 速 率 能 达 到 6. 25 Gb / s； 52 对 高 速 的
图 2 FPGA 与 DSP 连接图
除了 EMIF 接口外，还可以选用 Serial ＲapidIO 接口，它是一种高速串行接口，在物理层采用串行差 分模拟信号传输的 ＲapidIO 标准，能提供高达 3. 125 Gb / s 的传输速率。采用这种接口不仅能提高传输 速率，而且所需传输线也只需几对差分对即可，但由 于这种高速的差分接口对 PCB 布线要求非常严格， 在本设计中只作为备用接口使用。 2. 4 网络接口设计
以下行接收链路为例，经 A / D 采样后的 12 位 并行高速数据通过高速的 HSMC 连接器进入基带 FPGA，FPGA 接收数据后首先进行数据转换，将 12 位并 行 数 据 转 换 成 16 位 有 符 号 数 据，继 而 进 行 DDC，DDC 内部对中频信号进行数字混频、降采样 和滤波后输出基带信号，随后对基带信号进行预处 理，如信号同步、信道估计等。预处理后的数据依次 缓存在 FPGA 内部开辟的 FIFO 中传送给 DSP，DSP 通过乒乓操作完成数据的无缝缓冲与实时处理，处
口，搭建了一个高性能的通用基带信号处理平台。该平台直接实现对中频数字信号的处理，融合数字上下变频与基带算法于
一体，具有模块化、灵活性等特点。实验结果表明，该基带处理平台能快速接收并实时处理各类基带信号，数据处理能力达到
了较高水平。
关键词 信号处理 通用基带 FPGA DSP
中图法分类号 TP925. 5；
结合各类无线通信系统实际算法需求，低层信 号预处理算法的数据为符号级数据，虽然数据量大 但运算结构相对比较简单，适于用 FPGA 进行硬件 实现。高层处理算法的数据为比特型数据，其特点
2013 年 8 月 28 日收到
国家科学与技术重大项目
（ 2011ZX03006-003（ 7） ） 、重庆市基础与前沿研究
1 系统硬件方案设计
1. 1 系统方案 按照软件无线电的设计思想，基带处理平台的
宗旨是完成包括 GSM、CDMA、CDMA2000、WCDMA、 TD-SCDMA、LTE 等多种通用算法的实时处理。所 以整个基带处理平台主要难点在于对高速信号的正 确收发、存储与实时处理。基带处理平台主要包括 三大功能模块，即数字中频处理模块、基带数据收发 和预处理模块以及基带数据算法处理模块。前两个 模块由 FPGA 实现，后一个模块由 DSP 实现，这样的 分配能充分发挥 FPGA 和 DSP 各自的最佳性能。
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到射频。 DSP 主要负责关键算法的运算，如信道编解码、
信号检测、噪声滤波等，除此之外还要完成 DSP 内 置外部接口的通信、与上位机和 FPGA 之间的交互 等任务［3］。系统整体框图如图 1 所示。
图 1 系统硬件总体架构图
整个系统分为上行和下行两个通道，两个通道 的数据处理分别用两块 DSP 芯片实现，两个通道不 仅能独立工作而且相互能进行快速的数据交互，很 大程度上提高了系统数据处理的实时性和并行能 力。DSP 与 FPGA 之间存在丰富的接口，包括用于 高速数据传输的快速串口 （ serial rapidIO） 和 64 bit EMIF （ external memory interface） 接口以及用于控制 命令传输的多通道缓冲串口 （ McBSP） 和通用输入 输出口（ GPIO） 。DSP 与 DSP 之间也有用于高速数 据传 输 的 Serial ＲapidIO 和 用 于 控 制 命 令 传 输 的 McBSP 接口，数据交互非常方便。另外，FPGA 和 DSP 均外扩了一个高速的 DDＲ2-SDＲAM 和大容量 的 FLASH，完成高速数据和程序的存储。整个基带 处理硬件系统通过以太网连接至上位机，实现人机 交互。 1. 2 信号处理流程
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谭左红，等： 基于 FPGA + DSP 的高速基带信号处理平台的设计
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LVDS 传输线，速率达到 1. 6 Gb / s； 16 对高速的模拟 LVDS 传输线，速率达到 1. 1 Gb / s。显然，通过这种 高速差分的 HSMC 连接器能满足传输速率的要求。 2. 3 FPGA 和 DSP 接口设计
整个基带处理平台的控制和管理需要 PC，而且 经基带处理后的数据也要 PC 后续处理和显示，因
此我们借助以太网和 PC 建立联系，实现数据交互 和系统控制。系统网口模块如图 3 所示。
计划项目（ cstc2013jcyjA40032； cstc2013jcyjA40034；
cstc2013jcyjA40041） 资助
第一作者简介： 谭左红（ 1989—） ，男，硕士。研究方向： 移动通信、无
线定位。E-mail： tanzuohongoy@ 163． com。
是数据量较少，但算法的控制结构复杂，适于用 DSP 来实现。FPGA 具 有 明 显 的 并 行 处 理 优 势 和 灵 活 性，DSP 运算速度快、寻址方式灵活，二者均能满足 处理复杂算法的要求，这样以 FPGA + DSP 的架构 为核心，借助于高性能的器件和高速接口，设计了一 个高性能 信 号 处 理 硬 件 平 台［2］。 该 平 台 具 有 灵 活 的处理结构，对不同结构的算法都有较强的适应能 力，尤其适合实时信号的处理。