计算机系统结构 第四章(习题解答)

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计算机组成原理课后答案第四章_庞海波

计算机组成原理课后答案第四章_庞海波
答:
设DRAM的刷新最大间隔时间为2ms,
则异步刷新的刷新间隔=2ms/256行=0.0078125ms =7.8125µs
即:每7.8125µs刷新一行。
集中刷新时,死时间为256*0.1us=25.6us。
分散刷新,刷新间隔0.2us,死时间为0.1us,读写周期0.2us
异步刷新,死时间0.1us,刷新间隔7.8125us。
第四章思考题与习题
1.解释下列概念主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory
答:
主存:与CPU直接交换信息,用来存放数据和程序的存储器。
辅存:主存的后援存储器,不与CPU直接交换信息。
CACHE:为了解决CPU和主存的速度匹配,设在主存与CPU之间,起缓冲作用,用于提高访存速度的一种存储器。
3.存储器的层次结构主要体现在什么地方?为什么要分这些层次,计算机如何管理这些层次?
答:存储器的层次结构主要体现在Cache—主存和主存—辅存这两个存储层次上。
Cache—主存层次在存储系统中主要对CPU访存起加速作用,即从整体运行的效果分析,接近于Cache的速度,而容量和位价却接近于主存。
主存—辅存层次在存储系统中主要起扩容作用,其容量和位价接近于辅存,而速度接近于主存
页面容量=总容量/页面数= 64K×8 / 4 = 16K×8位,4片16K×8字串联成64K×8位
组容量=页面容量/组数= 16K×8位/ 16 = 1K×8位,16片1K×8位字串联成16K×8位
组内片数=组容量/片容量= 1K×8位/ 1K×4位= 2片,两片1K×4位芯片位并联成1K×8位
存储器逻辑框图:

计算机原理 第四章 存储系统 课堂笔记及练习题

计算机原理 第四章 存储系统 课堂笔记及练习题

计算机原理第四章存储系统课堂笔记及练习题主题:第四章存储系统学习时间:2016年10月24日--10月30日内容:一、学习要求这周我们将学习第四章存储系统的相关内容。

通过本章的学习要求了解主存储器的主要技术指标、理解存储器的层次结构及分类,加深对半导体随机读写器相关知识的理解。

二、主要内容(一)存储系统概述存储器是计算机系统中的记忆设备,用来存放程序和数据,是计算机系统的重要组成部分之一。

存储器有主存储器和辅助存储器之分,主存储器(简称主存)处于全机中心地位,直接与CPU交换信息;辅助存储器(简称辅存)或称为外存储器(简称外存)通常用来存放主存的副本和当前不在运行的程序和数据,在程序执行过程中,每条指令所需的数据及取下一条指令的操作都不能直接访问辅助存储器,需要通过主存储器与CPU交换信息。

(二)主存储器的主要技术指标主存储器的主要性能指标为主存容量、存储器存取时间和存储周期时间。

计算机可寻址的最小信息单位是一个存储字,一个存储字所包括的二进制位数称为字长。

主存储器的另一个重要的性能指标是存储器的速度,一般用存储器存取时间和存储周期来表示。

存储器存取时间(memory access time)又称存储器访问时间,是指从启动一次存储器操作到完成该操作所经历的时间。

存储周期(memory cycle time)指连续启动两次独立的存储器操作(例如连续两次读操作)所需间隔的最小时间。

通常,存储周期略大于存取时间。

(三)存储器的层次结构对存储器的要求是“大容量、高速度、低成本”,但是在一个存储器中要求同时兼顾这三方面是困难的。

一般来讲,速度高的存储器,每位价格也高,因此容量不能太大。

主存-辅存层次,满足了存储器的大容量和低成本需求。

cache-主存层次,解决了速度与成本之间的矛盾。

现代大多数计算机同时采用主存-辅存和cache-主存这两种存储层次,构成cache-主存-辅存三级存储层次,如下图所示。

CPU能直接访问的存储器称为内存储器,包括cache和主存储器。

计算机系统结构(第2版)郑伟明汤志忠课后习题答案以及例题收录

计算机系统结构(第2版)郑伟明汤志忠课后习题答案以及例题收录

计算机系统结构(第2版)郑伟明汤志忠课后习题答案以及例题收录片上地址模块内部体号模式5: 4高阶交叉4低阶交叉16存储器模块每4个形成一个大模块:片上地址模块内部体号模式6: 4并行访问4低阶交叉31 0模块片上地址模块号输出选择(1)所有这些存储器可以并行工作,因此带宽可以增加一般来说,并行内存访问的优点是简单且易于实现,缺点是访问冲突大。

高阶交错存储器具有扩展方便、存取效率低的优点。

低阶交叉存取存储器可以分时方式提高速度46,但扩展不方便。

(2)各种存储器的带宽与其工作频率有关。

不考虑冲突,如果有足够多的独立控制电路和寄存器,那么它们的带宽是相同的。

(3)存储器原理图注意,并行存取存储器非常类似于低阶交叉存取存储器,除了并行存取存储器使用存储器模块号(存储体号)来选择输出结果,而低阶交叉存取存储器用于为存储器模块(存储体)生成芯片选择信号,这通过流水线操作提高了存取速度。

3.14在页面虚拟内存中,一个程序由从P1到P5的5个虚拟页面组成程序执行过程中依次访问的页面如下:P2、P3、P2、P1、P5、P2、P4、P5、P3、P2、P5、P2假设系统为该程序的主存储器分配三个页面,主存储器的三个页面分别由先进先出、先进先出和优化调度(1)绘制主内存页面条目、替换和命中的表(2)计算三种页面替换算法的页面命中率3.15(1)当分配的主内存页的数量大于或等于5时,可以达到最高的页命中率,除了第一次调入未命中,所有访问都在47: 7实际命中之后,因此可以达到的最高页命中率是H?7?0.5833 12(2)由于当页面数大于或等于5时肯定可以达到最高的命中率,让我们看看当页面数小于5时是否可以达到命中率:当由分配的主存储器页面数等于4时,调度过程如下:489 LFU算法4调用中4 5 4 5 3 4 5* 3 2调用中4 5 3 2命中1 5 3* 2调用中1 5 3 2*命中1 5 3* 2命中1 5* 3 2命中1 5 3 2命中1 5 3* 2命中1 5 3 * 2命中1 5 3 2命中1 5 3 2命中1 5 3 2命中7调用中此时也能达到最高命中率。

第4章指令系统层习题参考解答-汇编语言与计算机组成原理 答案

第4章指令系统层习题参考解答-汇编语言与计算机组成原理 答案

1.什么是“程序可见”的寄存器?程序可见寄存器是指在用户程序中用到的寄存器,它们由指令来指定。

2. 80x86微处理器的基本结构寄存器组包括那些寄存器?各有何用途?基本结构寄存器组按用途分为通用寄存器、专用寄存器和段寄存器3类。

通用寄存器存放操作数或用作地址指针;专用寄存器有EIP和EFLAGS,分别存放将要执行的下一条指令的偏移地址和条件码标志、控制标志和系统标志;段寄存器存放段基址或段选择子。

3.80x86微处理器标志寄存器中各标志位有什么意义?常用的7位:CF进位标志: 在进行算术运算时,如最高位(对字操作是第15位,对字节操作是第7位)产生进位或借位时,则CF置1;否则置0。

在移位类指令中,CF用来存放移出的代码(0或1)。

PF奇偶标志: 为机器中传送信息时可能产生的代码出错情况提供检验条件。

当操作结果的最低位字节中1的个数为偶数时置1,否则置0。

AF辅助进位标志: 在进行算术运算时,如低字节中低4位(第3位向第4位)产生进位或借位时,则AF置1;否则AF置0。

ZF零标志:如指令执行结果各位全为0时,则ZF置1;否则ZF置0。

SF符号标志:其值等于运算结果的最高位。

如果把指令执行结果看作带符号数,就是结果为负,SF置1;结果为正,SF置0。

OF溢出标志: 将参加算术运算的数看作带符号数,如运算结果超出补码表示数的范围N,即溢出时,则OF置1;否则OF置0。

DF方向标志: 用于串处理指令中控制处理信息的方向。

当DF位为1时,每次操作后使变址寄存器SI和DI减小;当DF位为0时,则使SI和DI增大,使串处理从低地址向高地址方向处理。

4.画出示意图,简述实模式下存储器寻址的过程。

20位物理地址如下计算(CPU中自动完成):10H×段基址+偏移地址=物理地址5. 画出示意图,简述保护模式下(无分页机制)存储器寻址的过程。

采用对用户程序透明的机制由选择子从描述子表中选择相应的描述子,得到欲访问段的段基址、段限等有关信息,再根据偏移地址访问目标存储单元。

计算机操作系统(习题集)第四章 答案

计算机操作系统(习题集)第四章 答案

第四章存储器管理一、单项选择题1、存储管理的目的是(C )。

A.方便用户B.提高内存利用率C.方便用户和提高内存利用率D.增加内存实际容量2、在( A)中,不可能产生系统抖动的现象。

A.固定分区管理B.请求页式管理C.段式管理D.机器中不存在病毒时3、当程序经过编译或者汇编以后,形成了一种由机器指令组成的集合,被称为(B )。

A.源程序B.目标程序C.可执行程序D.非执行程序4、可由CPU调用执行的程序所对应的地址空间为(D )。

A.符号名空间B.虚拟地址空间C.相对地址空间D.物理地址空间5、存储分配解决多道作业[1C]划分问题。

为了实现静态和动态存储分配,需采用地址重定位,即把[2C]变成[3D],静态重定位由[4D]实现,动态重定位由[5A]实现。

供选择的答案:[1]:A 地址空间 B 符号名空间 C 主存空间 D 虚存空间[2]、[3]: A 页面地址 B 段地址 C 逻辑地址 D 物理地址 E 外存地址 F 设备地址[4]、[5]: A 硬件地址变换机构 B 执行程序 C 汇编程序D 连接装入程序E 调试程序F 编译程序G 解释程序6、分区管理要求对每一个作业都分配(A )的内存单元。

A.地址连续B.若干地址不连续C.若干连续的帧D.若干不连续的帧7、(C )存储管理支持多道程序设计,算法简单,但存储碎片多。

A.段式B.页式C.固定分区D.段页式8、处理器有32位地址,则它的虚拟地址空间为( B)字节。

A.2GBB.4GBC.100KBD.640KB9、虚拟存储技术是( A)。

A.补充内存物理空间的技术B.补充相对地址空间的技术C.扩充外存空间的技术D.扩充输入输出缓冲区的技术10、虚拟内存的容量只受( D)的限制。

A.物理内存的大小B.磁盘空间的大小C.数据存放的实际地址D.计算机地址字长11、虚拟存储技术与(A )不能配合使用。

A.分区管理B.动态分页管理C.段式管理D.段页式管理12、(B )是指将作业不需要或暂时不需要的部分移到外存,让出内存空间以调入其他所需数据。

计算机系统结构(第2版(课后习题答案

计算机系统结构(第2版(课后习题答案

word 文档下载后可自由复制编辑你计算机系统结构清华第 2 版习题解答word 文档下载后可自由复制编辑1 目录1.1 第一章(P33)1.7-1.9 (透明性概念),1.12-1.18 (Amdahl定律),1.19、1.21 、1.24 (CPI/MIPS)1.2 第二章(P124)2.3 、2.5 、2.6 (浮点数性能),2.13 、2.15 (指令编码)1.3 第三章(P202)3.3 (存储层次性能), 3.5 (并行主存系统),3.15-3.15 加 1 题(堆栈模拟),3.19 中(3)(4)(6)(8)问(地址映象/ 替换算法-- 实存状况图)word 文档下载后可自由复制编辑1.4 第四章(P250)4.5 (中断屏蔽字表/中断过程示意图),4.8 (通道流量计算/通道时间图)1.5 第五章(P343)5.9 (流水线性能/ 时空图),5.15 (2种调度算法)1.6 第六章(P391)6.6 (向量流水时间计算),6.10 (Amdahl定律/MFLOPS)1.7 第七章(P446)7.3 、7.29(互连函数计算),7.6-7.14 (互连网性质),7.4 、7.5 、7.26(多级网寻径算法),word 文档下载后可自由复制编辑7.27 (寻径/ 选播算法)1.8 第八章(P498)8.12 ( SISD/SIMD 算法)1.9 第九章(P562)9.18 ( SISD/多功能部件/SIMD/MIMD 算法)(注:每章可选1-2 个主要知识点,每个知识点可只选 1 题。

有下划线者为推荐的主要知识点。

)word 文档 下载后可自由复制编辑2 例 , 习题2.1 第一章 (P33)例 1.1,p10假设将某系统的某一部件的处理速度加快到 10倍 ,但该部件的原处理时间仅为整个运行时间的40%,则采用加快措施后能使整个系统的性能提高多少?解:由题意可知: Fe=0.4, Se=10,根据 Amdahl 定律S n To T n1 (1Fe )S n 1 10.6 0.4100.64 Fe Se 1.56word 文档 下载后可自由复制编辑例 1.2,p10采用哪种实现技术来求浮点数平方根 FPSQR 的操作对系统的性能影响较大。

计算机系统结构 第四章(习题解答)

计算机系统结构 第四章(习题解答)

1. 假设一条指令的执行过程分为“取指令”、“分析”和“执行”三段,每一段的时间分别是△t 、2△t 和3△t 。

在下列各种情况下,分别写出连续执行n 条指令所需要的时间表达式。

⑴ 顺序执行方式。

⑵ 仅“取指令”和“执行”重叠。

⑶ “取指令”、“分析”和“执行”重叠。

答:⑴ 顺序执行方式12 ......1 2 12T =∑=++n1i i i i )t t t (执行分析取址=n(△t +2△t +3△t)=6n △t⑵ 仅“取指令”和“执行”重叠12 ......1 212T =6△t +∑=+1-n 1i i i )t t (执行分析=6△t +(n-1)(2△t +3△t)=(5n +1)△t⑶ “取指令”、“分析”和“执行”重叠12 34 ......1 2 3 41234△t2△t3△t△t2△t3△t△t2△t3△tT =6△t +∑=1-n 1i i )t (执行=6△t +(n-1)(3△t)=(3n +3)△t2. 一条线性流水线有4个功能段组成,每个功能段的延迟时间都相等,都为△t 。

开始5个任务,每间隔一个△t 向流水线输入一个任务,然后停顿2个△t ,如此重复。

求流水线的实际吞吐率、加速比和效率。

答:1 2 3 4 5 6 7 8 9 10 11 12 13 14 15...1 2 3 4 5 6 7 8 9 10 11 12 13 14 151 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 56 7 8 9 10 11 12 13 14 151 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23我们可以看出,在(7n+1)Δt 的时间内,可以输出5n 个结果,如果指令的序列足够长(n →∞),并且指令间不存在相关,那么,吞吐率可以认为满足:)n (t75t )n /17(5t )1n 7(n 5TP ∞→∆=∆+=∆+=加速比为:)n (720n /17201n 7n 20t )1n 7(t 4n 5S ∞→=+=+=∆+∆⨯=从上面的时空图很容易看出,效率为:)n (75n /1751n 7n 5t )1n 7(4t 4n 5E ∞→=+=+=∆+⨯∆⨯=3. 用一条5个功能段的浮点加法器流水线计算∑==101i i A F 。

计算机系统结构(第2版)郑伟明汤志忠课后习题答案以及例题收录

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计算机系统结构(第2版)郑伟明汤志忠课后习题答案以及例题收录片上地址模块内部体号模式5: 4高阶交叉4低阶交叉16存储器模块每4个形成一个大模块:片上地址模块内部体号模式6: 4并行访问4低阶交叉31 0模块片上地址模块号输出选择(1)所有这些存储器可以并行工作,因此带宽可以增加一般来说,并行内存访问的优点是简单且易于实现,缺点是访问冲突大。

高阶交错存储器具有扩展方便、存取效率低的优点。

低阶交叉存取存储器可以分时方式提高速度46,但扩展不方便。

(2)各种存储器的带宽与其工作频率有关。

不考虑冲突,如果有足够多的独立控制电路和寄存器,那么它们的带宽是相同的。

(3)存储器原理图注意,并行存取存储器非常类似于低阶交叉存取存储器,除了并行存取存储器使用存储器模块号(存储体号)来选择输出结果,而低阶交叉存取存储器用于为存储器模块(存储体)生成芯片选择信号,这通过流水线操作提高了存取速度。

3.14在页面虚拟内存中,一个程序由从P1到P5的5个虚拟页面组成程序执行过程中依次访问的页面如下:P2、P3、P2、P1、P5、P2、P4、P5、P3、P2、P5、P2假设系统为该程序的主存储器分配三个页面,主存储器的三个页面分别由先进先出、先进先出和优化调度(1)绘制主内存页面条目、替换和命中的表(2)计算三种页面替换算法的页面命中率3.15(1)当分配的主内存页的数量大于或等于5时,可以达到最高的页命中率,除了第一次调入未命中,所有访问都在47: 7实际命中之后,因此可以达到的最高页命中率是H?7?0.5833 12(2)由于当页面数大于或等于5时肯定可以达到最高的命中率,让我们看看当页面数小于5时是否可以达到命中率:当由分配的主存储器页面数等于4时,调度过程如下:489 LFU算法4调用中4 5 4 5 3 4 5* 3 2调用中4 5 3 2命中1 5 3* 2调用中1 5 3 2*命中1 5 3* 2命中1 5* 3 2命中1 5 3 2命中1 5 3* 2命中1 5 3 * 2命中1 5 3 2命中1 5 3 2命中1 5 3 2命中7调用中此时也能达到最高命中率。

计算机组织与系统结构第四章习题答案

计算机组织与系统结构第四章习题答案

第 4 章 习 题 答 案3. 已知某机主存空间大小为64KB ,按字节编址。

要求: (1)若用1K×4位的SRAM 芯片构成该主存储器,需要多少个芯片? (2)主存地址共多少位?几位用于选片?几位用于片内选址? (3)画出该存储器的逻辑框图。

参考答案: (1)64KB / 1K×4位 = 64×2 = 128片。

(2)因为是按字节编址,所以主存地址共16位,6位选片,10位片内选址。

(3)显然,位方向上扩展了2倍,字方向扩展了64倍。

下图中片选信号CS 为高电平有效。

A 15A 10A 9A 0D 0D 7……WE…4. 用64K×1位的DRAM 芯片构成256K×8位的存储器。

要求:(1) 计算所需芯片数,并画出该存储器的逻辑框图。

(2) 若采用异步刷新方式,每单元刷新间隔不超过2ms ,则产生刷新信号的间隔是多少时间?若采用集中刷新方式,则存储器刷新一遍最少用多少读写周期? 参考答案:(1)256KB / 64K×1位 = 4×8 = 32片。

存储器逻辑框图见下页(图中片选信号CS 为高电平有效)。

(2)因为每个单元的刷新间隔为2ms ,所以,采用异步刷新时,在2ms 内每行必须被刷新一次,且仅被刷新一次。

因为DRAM 芯片存储阵列为64K=256×256,所以一共有256行。

因此,存储器控制器必须每隔2ms/256=7.8µs 产生一次刷新信号。

采用集中刷新方式时,整个存储器刷新一遍需要256个存储(读写)周期,在这个过程中,存储器不能进行读写操作。

A 17A 16A 15A 0D 0D 7………5. 用8K×8位的EPROM 芯片组成32K×16位的只读存储器,试问:(1)数据寄存器最少应有多少位? (2) 地址寄存器最少应有多少位? (3) 共需多少个EPROM 芯片? (4) 画出该只读存储器的逻辑框图。

计算机组成原理—习题解答(第四章)

计算机组成原理—习题解答(第四章)

第四章题解计算机组成原理习题解答第四章4.2❒4.2在存储系统的层次结构中,设计高速缓冲存储器和虚拟存储器的目的各是什么?对这两个存储层次的管理有何异同点?❒题解:1、设计cache的目的是为了提高存储器的访问速度。

Cache层使得CPU在对存储器进行访问时,速度可以接近Cache的速度,容量可以达到主存的容量。

设计虚存的目的是为了提高存储器的容量。

虚拟存储技术使得用户在使用存储器时,感觉可用容量接近于辅存的容量,而访问速度上接近于主存。

综合上述两个存储层次的作用,从整个存储系统来看,就达到了速度快、容量大、位价低的优化效果。

2、两个存储层次管理的异同点:两个层次的功能均由系统自动实现,对用户来讲都是透明的。

第四章4.2两个存储层次均以信息块作为基本信息的传送单位,Cache存储器每次传送的信息块是定长的,只有几十字节,而虚拟存储器信息块划分方案很多,有页、段等等,长度均在几百~几百K 字节左右。

主存Cache 存储体系中CPU与Cache和主存都建立了直接访问的通道。

一旦不命中时,CPU 就直接访问主存并同时向Cache调度信息块。

而辅助存储器与CPU之间没有直接通路,一旦在主存不命中时,只能从辅存调块到主存。

Cache 存储器存取信息的过程、地址变换和替换策略全部用硬件实现,对程序员均是透明的。

而主存-辅存层次的虚拟存储器基本上是由操作系统的存储管理软件并辅助一些硬件来进行信息块的划分和主存-辅存之间的调度,所以对设计存储管理软件的系统程序员来说,它是不透明的,而对应用程序员,因为虚拟存储路提供了庞大的逻辑空间可以任意使用,是透明的。

第四章4.4❒4.4 图4-3中,如果检索寄存器的值为“**** 1011 **** ****”,屏蔽寄存器的值是什么?检索完成后,匹配寄存器中的值又是什么?❒题解:❒屏蔽寄存器的值是:0000 1111 0000 0000;完成检索后匹配寄存器的值为:01000…第四章4.74.7 将数据Cache和指令Cache分开有什么好处?答:将数据Cache和指令Cache分开有如下好处:1)可支持超前控制和流水线控制,有利于这类控制方式下指令预取操作的完成;2)指令Cache可用ROM实现,以提高指令存取的可靠性;3)数据Cache对不同数据类型的支持更为灵活,既可支持整数(例32位),也可支持浮点数据(如64位)。

计算机系统结构 第四章自考练习题答案

计算机系统结构 第四章自考练习题答案

第四章存储体系历年真题精选1. 下列说法正确的是( D )。

A. Cache容量一般不大,命中率不会很高B. Cache本身速度很快,但地址变换速度很慢C. Cache芯片速度一般比CPU速度慢数十倍D. Cache存储器查映像表和访问物理Cache其间可以流水,使速度与CPU匹配2.以下与虚拟存储器的等效访问速度无关的是( D )。

A. 页地址流B. 页面调度策略C. 主存的容量D. 辅存的容量3. 页面虚拟存储器把(程序)空间和(主存)空间都机械等分成相同大小的页面。

4. Cache若采用全相联映像规则,则主存中(任意一)块都可映像装入到Cache中的(任意一)块的位置上。

5. 解决计算机主存与CPU的速度差对机器性能的影响,可采用哪三种解决方法?(p86)6. 对于二级虚拟存储层次,其等效访问时间与主、辅存的访问时间有什么关系?可采取哪些措施提高存储层次的等效访问速度?(至少提出两种)(P88)7. 有一个虚拟存贮器,主存有0~3四页位置,程序有0~7八个虚页,采用全相联映象和FIFO替换算法。

给出如下程序页地址流;2,3,5,2,4,0,1,2,4,6。

(1)假设程序的2,3,5页已先后装入主存的第3、2、0页位置,请画出上述页地址流工作过程中,主存各页位置上所装程序各页页号的变化过程图,标出命中时刻。

(2)求出此期间虚存总的命中率H。

(50%)8. 某虚拟存储器共8个页面,每页为1024个字,实际主存为4K个字,采用页表法进行地址映象。

映象表的内容如下表所示。

(1)求出会发生页面失效的全部虚页号;(2,3,5,7)(2)求出虚地址为:0,3728,1023,1024,7800,6800的主存实地址。

(3072,页失效,4095,1024,页失效,656)同步强化练习一.单项选择题。

1. 替换算法要解决的问题是( C )。

A.用户的虚页如何与主存的实页对应B.如何用主存的实页号替代多用户的虚页号C.当页面失效,选择主存中哪个页作为被替换的页D.新用户要进入主存,选择哪个用户作为被替换的用户2. 虚拟存储器地址变换是指( C )。

计算机系统结构第四章(习题解答)

计算机系统结构第四章(习题解答)

1. 假设一条指令的执行过程分为“取指令”、“分析”和“执行”三段,每一段的时间分别是△t 、2△t 和3△t 。

在下列各种情况下,分别写出连续执行n 条指令所需要的时间表达式。

⑴ 顺序执行方式。

⑵ 仅“取指令”和“执行”重叠。

⑶ “取指令”、“分析”和“执行”重叠。

答:⑴ 顺序执行方式12 ......1 2 12T =∑=++n1i i i i )t t t (执行分析取址=n(△t +2△t +3△t)=6n △t⑵ 仅“取指令”和“执行”重叠12 ......1 212T =6△t +∑=+1-n 1i i i )t t (执行分析=6△t +(n-1)(2△t +3△t)=(5n +1)△t⑶ “取指令”、“分析”和“执行”重叠12 34 ......1 2 3 41234△t2△t3△t△t2△t3△t△t2△t3△tT =6△t +∑=1-n 1i i )t (执行=6△t +(n-1)(3△t)=(3n +3)△t2. 一条线性流水线有4个功能段组成,每个功能段的延迟时间都相等,都为△t 。

开始5个任务,每间隔一个△t 向流水线输入一个任务,然后停顿2个△t ,如此重复。

求流水线的实际吞吐率、加速比和效率。

答:1 2 3 4 5 6 7 8 9 10 11 12 13 14 15...1 2 3 4 5 6 7 8 9 10 11 12 13 14 151 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 56 7 8 9 10 11 12 13 14 151 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23我们可以看出,在(7n+1)Δt 的时间内,可以输出5n 个结果,如果指令的序列足够长(n →∞),并且指令间不存在相关,那么,吞吐率可以认为满足:)n (t75t )n /17(5t )1n 7(n 5TP ∞→∆=∆+=∆+=加速比为:)n (720n /17201n 7n 20t )1n 7(t 4n 5S ∞→=+=+=∆+∆⨯=从上面的时空图很容易看出,效率为:)n (75n /1751n 7n 5t )1n 7(4t 4n 5E ∞→=+=+=∆+⨯∆⨯=3. 用一条5个功能段的浮点加法器流水线计算∑==101i i A F 。

计算机系统结构(课后习题答案)

计算机系统结构(课后习题答案)

第一章电脑系统结构的基本概念1.有一个电脑系统可按功能分成4级,每级的指令互不相同,每一级的指令都比其下一级的指令在效能上强M倍,即第i级的一条指令能完成第i-1级的M条指令的计算量。

现假设需第i级的N 条指令解释第i+1级的一条指令,而有一段第1级的程序需要运行Ks,问在第2、3和4级上一段等效程序各需要运行多长时间?答:第2级上等效程序需运行:(N/M)*Ks。

第3级上等效程序需运行:(N/M)*(N/M)*Ks。

第4级上等效程序需运行:(N/M)*(N/M)*(N/M)*Ks。

note: 由题意可知:第i级的一条指令能完成第i-1级的M条指令的计算量。

而现在第i 级有N条指令解释第i+1级的一条指令,那么,我们就可以用N/M来表示N/M 表示第i+1级需(N/M)条指令来完成第i级的计算量。

所以,当有一段第1级的程序需要运行Ks时,在第2级就需要(N/M)Ks,以此类推2.硬件和软件在什么意义上是等效的?在什么意义上又是不等效的?试举例说明。

答:软件和硬件在逻辑功能上是等效的,原理上,软件的功能可用硬件或固件完成,硬件的功能也可用软件模拟完成。

但是实现的性能价格比,实现的难易程序不同。

在DOS操作系统时代,汉字系统是一个重要问题,早期的汉字系统的字库和处理程序都固化在汉卡〔硬件〕上,而随着CPU、硬盘、内存技术的不断发展,UCDOS把汉字系统的所有组成部份做成一个软件。

3.试以实例说明电脑系统结构、电脑组成与电脑实现之间的相互关系与影响。

答:电脑系统结构、电脑组成、电脑实现互不相同,但又相互影响。

〔1〕电脑的系统结构相同,但可采用不同的组成。

如IBM370系列有115、125、135、158、168等由低档到高档的多种型号机器。

从汇编语言、机器语言程序设计者看到的概念性结构相同,均是由中央处理机/主存,通道、设备控制器,外设4级构成。

其中,中央处理机都有相同的机器指令和汇编指令系统,只是指令的分析、执行在低档机上采用顺序进行,在高档机上采用重叠、流水或其它并行处理方式。

计算机组成原理习题答案第四章

计算机组成原理习题答案第四章

1.指令长度和机器字长有什么关系?半字长指令、单字长指令、双字长指令分别表示什么意思?解:指令长度与机器字长没有固定的关系,指令长度可以等于机器字长,也可以大于或小于机器字长。

通常,把指令长度等于机器字长的指令称为单字长指令;指令长度等于半个机器字长的指令称为半字长指令;指令长度等于两个机器字长的指令称为双字长指令。

2.零地址指令的操作数来自哪里?一地址指令中,另一个操作数的地址通常可采用什么寻址方式获得?各举一例说明。

解:双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。

双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得,即将另一操作数预先存放在累加器中。

例如,前述零地址和一地址的加法指令。

3.某机为定长指令字结构,指令长度16位;每个操作数的地址码长6位,指令分为无操作数、单操作数和双操作数三类。

若双操作数指令已有K 种,无操作数指令已有L种,问单操作数指令最多可能有多少种?上述三类指令各自允许的最大指令条数是多少?解:X =(24-K)×26-jL26k双操作数指令的最大指令数:24-1。

单操作数指令的最大指令数:15×26-1(假设双操作数指令仅1条,为无操作数指令留出1个扩展窗口)。

无操作数指令的最大指令数:216-212-26。

其中212为表示某条二地址指令占用的编码数,26为表示某条单地址指令占用的编码数。

此时双操作数和单操作数指令各仅有1条。

4.设某机为定长指令字结构,指令长度12位,每个地址码占3位,试提出一种分配方案,使该指令系统包含:4条三地址指令,8条二地址指令,180条单地址指令。

解:4条三地址指令000XXX YYY ZZZ…011XXX YYY ZZZ8条二地址指令100000XXX YYY…100111XXX YYY180条单地址指令101000000XXX…111110011XXX5.指令格式同上题,能否构成:三地址指令4条,单地址指令255条,零地址指令64条?为什么?解:三地址指令4条000XXX YYY ZZZ…011XXX YYY ZZZ单地址指令255条100000000XXX…111111110YYY只能再扩展出零地址指令8条,所以不能构成这样的指令系统。

计算机组成原理第四章课后习题和答案-唐朔飞(完整版)

计算机组成原理第四章课后习题和答案-唐朔飞(完整版)

第4章存储器1. 解释概念:主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。

答:主存:主存储器,用于存放正在执行的程序和数据。

CPU可以直接进行随机读写,访问速度较高。

辅存:辅助存储器,用于存放当前暂不执行的程序和数据,以及一些需要永久保存的信息。

Cache:高速缓冲存储器,介于CPU和主存之间,用于解决CPU和主存之间速度不匹配问题。

RAM:半导体随机存取存储器,主要用作计算机中的主存。

SRAM:静态半导体随机存取存储器。

DRAM:动态半导体随机存取存储器。

ROM:掩膜式半导体只读存储器。

由芯片制造商在制造时写入容,以后只能读出而不能写入。

PROM:可编程只读存储器,由用户根据需要确定写入容,只能写入一次。

EPROM:紫外线擦写可编程只读存储器。

需要修改容时,现将其全部容擦除,然后再编程。

擦除依靠紫外线使浮动栅极上的电荷泄露而实现。

EEPROM:电擦写可编程只读存储器。

CDROM:只读型光盘。

Flash Memory:闪速存储器。

或称快擦型存储器。

2. 计算机中哪些部件可以用于存储信息?按速度、容量和价格/位排序说明。

答:计算机中寄存器、Cache、主存、硬盘可以用于存储信息。

按速度由高至低排序为:寄存器、Cache、主存、硬盘;按容量由小至大排序为:寄存器、Cache、主存、硬盘;按价格/位由高至低排序为:寄存器、Cache、主存、硬盘。

3. 存储器的层次结构主要体现在什么地方?为什么要分这些层次?计算机如何管理这些层次?答:存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。

Cache-主存层次在存储系统中主要对CPU访存起加速作用,即从整体运行的效果分析,CPU访存速度加快,接近于Cache的速度,而寻址空间和位价却接近于主存。

主存-辅存层次在存储系统中主要起扩容作用,即从程序员的角度看,他所使用的存储器其容量和位价接近于辅存,而速度接近于主存。

计算机体系结构第四章练习题参考解答

计算机体系结构第四章练习题参考解答

计算机体系结构第四章练习题参考解答第四章4.52 浮点数系统使⽤的阶码基值r e =2,阶值位数q=2,尾数基值r m =10,尾数位数p ′=1,即按照使⽤的⼆进制位数来说,等价于p=4。

计算在⾮负阶、正尾数、规格化情况下的最⼩尾数值、最⼤尾数值、最⼤阶值、可表⽰的最⼩值和最⼤值及可表⽰数的个数。

解: 最⼩尾数值:r m -1 = 10-1 = 0.1最⼤尾数值:1- r m -p ′ =1-10-1 = 0.9 最⼤阶值:2q -1=3可表⽰数的最⼩值:1×r m -1 = 10-1 = 0.1 可表⽰数的最⼤值:r m 2q-1×(1- r m -p ′)=103(1-10-1)= 900可表⽰数的个数:2q ×r m p ′(r m -1)/r m = 22×101(10-1)/10 = 364.53 ⼀台机器要求浮点数的字长的精度不低于10-7.2,表数的范围正数不⼩于1038,且正负对称。

尾数⽤原码、纯⼩数表⽰,阶码⽤移码、整数表⽰。

设计这种浮点数的格式。

解依题意,取表数范围N =1038,表数精度δ=10-7.2。

由式(4-4)得:37log(log10log 21)log 2q +> = 6.99,上取整,得到阶码字长q=7。

由式(4-5)得:16log1053.2log 2p -->=,上取整,得到尾数字长p=24。

从⽽加上⼀个尾数符号位和⼀个阶码符号位,浮点数的总字长为:p+q+2=24+7+2=33。

实际浮点数总字长应为8的倍数,故取浮点数总字长为40位。

多出的7位可以加到尾数字长p 中⽤于提⾼浮点数的表数精度,也可以加到阶码字长q 中来扩⼤浮点数的表数范围。

暂且让p 增加6位,q 增加1位,即p=30,q=8。

如图4-8所⽰是设计出来的浮点数格式。

图4-8 例4.2浮点数的设计格式4.58 ⽤于⽂字处理的某专⽤机,每个⽂字符⽤4位⼗进制数字(0~9)编码表⽰,空格⽤︼表⽰。

计算机操作系统第四章习题讲解与讨论

计算机操作系统第四章习题讲解与讨论

内存管理基础
• 碎片现象的存在使得() A、内存空间利用率降低 B、内存空间利用率提高 C、内存空间利用率得以改善 D、内存空间利用率不影响 • 以下解决主存碎片问题较好的存储管理方式是() A、可变式分区 B、分页管理 C、分段管理 D、单一连续管理 • ()存储管理支持多道程序设计,算法简单,但碎片较多 A、段式 B、页式 C、固定分区 D、段页式
第四章 存储器管理
内存管理基础
• 对主存储器的访问,是() A、以块(页)或段为单位 B、以字节或字为单位 C、随存储器的管理方案不同而异 D、以用户的逻辑记录为单位 • 把作业空间中使用的逻辑地址变为物理地址称为() A、加载 B、重定位 C、物理化 D、逻辑化 • 经过(),目标程序可以不经过任何改动而装入物理内存 单元 A、静态重定位 B、动态重定位 C、编译或汇编 D、存储扩充
虚拟内存管理
• 以下存储管理技术中,支持虚拟存储器的技术是() A、动态分区法 B、可重定位分区法 C、请求分页技术 D、对换技术 • 在请求分页系统中,()没有优先考虑最近使用过的页面 A、最佳置换算法 B、最近最久未使用算法 C、先进先出算法 D、时钟置换算法 • 以下置换算法中,()可能会产生Belady现象 A、最佳置换算法 B、最近最久未使用算法 C、先进先出算法 D、时钟置换算法
内存管理基础
• 在存储器中采用交换与覆盖,目的是() A、从物理上扩充内存 B、实现主存共享 C、节省存储空间 D、提高内存的利用率 • 在以下存储管理方式中,()可以采用覆盖技术 A、单一连续分区存储管理 B、可变分区存储管理 C、段式存储管理 D、段页式存储管理 • 分区分配内存管理方式的主要保护措施是() A、界地址保护 B、程序代码保护 C、数据保护 D、栈保护

计算机组成原理第四章课后习题和答案解析[完整版]

计算机组成原理第四章课后习题和答案解析[完整版]

第4章存储器1. 解释概念:主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。

答:主存:主存储器,用于存放正在执行的程序和数据。

CPU可以直接进行随机读写,访问速度较高。

辅存:辅助存储器,用于存放当前暂不执行的程序和数据,以及一些需要永久保存的信息。

Cache:高速缓冲存储器,介于CPU和主存之间,用于解决CPU和主存之间速度不匹配问题。

RAM:半导体随机存取存储器,主要用作计算机中的主存。

SRAM:静态半导体随机存取存储器。

DRAM:动态半导体随机存取存储器。

ROM:掩膜式半导体只读存储器。

由芯片制造商在制造时写入内容,以后只能读出而不能写入。

PROM:可编程只读存储器,由用户根据需要确定写入内容,只能写入一次。

EPROM:紫外线擦写可编程只读存储器。

需要修改内容时,现将其全部内容擦除,然后再编程。

擦除依靠紫外线使浮动栅极上的电荷泄露而实现。

EEPROM:电擦写可编程只读存储器。

CDROM:只读型光盘。

Flash Memory:闪速存储器。

或称快擦型存储器。

2. 计算机中哪些部件可以用于存储信息?按速度、容量和价格/位排序说明。

答:计算机中寄存器、Cache、主存、硬盘可以用于存储信息。

按速度由高至低排序为:寄存器、Cache、主存、硬盘;按容量由小至大排序为:寄存器、Cache、主存、硬盘;按价格/位由高至低排序为:寄存器、Cache、主存、硬盘。

3. 存储器的层次结构主要体现在什么地方?为什么要分这些层次?计算机如何管理这些层次?答:存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。

Cache-主存层次在存储系统中主要对CPU访存起加速作用,即从整体运行的效果分析,CPU访存速度加快,接近于Cache的速度,而寻址空间和位价却接近于主存。

主存-辅存层次在存储系统中主要起扩容作用,即从程序员的角度看,他所使用的存储器其容量和位价接近于辅存,而速度接近于主存。

计算机体系结构1-6章习题答案

计算机体系结构1-6章习题答案

1 2 3 4 5 6
8 16 24 32 40 48
1*82
2*82 3*82 4*82 5*82 6*82 7*82
4/8 5/8 6/8
7/8
7
56
2)规格化浮点数表: rm=2时,规格化浮点数共有4*8=32个 rm=8时,规格化浮点数共有7*8=56个,在[0.5,112]中, 有数19个(上表中红的数字表示)。
§4通道(CH)
一、CH的基本工作原理 CH执行CH程序的过程 CH的任务 二、CH流量计算和时空图绘制 CH的类型 CH流量计算 字节多路CH响应处理时空图的绘制 1)计算每个子CH提供一个字节时间(1/f) 2)画出一个完整申请周期时空图 3)计算字节多路CH对每个字节响应的最长用时
第一章参考答案: 1.应用语言级 高级语言级 汇编语言级 操作系统级 机器语言级 微程序语言级。 2. 从上而下 从下到上 专用机 通用机 3. 软、硬件交界面 计算机系统的性能/价格比 4 . 1 T FLOPS 的计 算能力 1 TBy te 的 主存容量 1 TByte/s 的I/O带宽 5. 虚拟机 实际机器 6. 统一高级语言 模拟 仿真 系列机 7. 控制流 数据流 SISD SIMD MISD MIMD 8. 汇编语言程序员 9. 任务单一化 操作重叠化 吞吐匹配化 程序多道 化
嵌套
中断处理程序 一 二 三 响② 嵌套 四 五
t
返回主程序
例4 解 (1)处理顺序为 2-3-1-5-4 (2)中断响应处理时空图 中断请求 主程序 ①③ ②③④⑤
嵌套
中断处理程序 一 二 三 四 五
响① 嵌套
t
返回主程序
1 分别利用两级描述符和三级描述符描述下列阵列数
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S3
X1
X2

每间隔两个△t向流水线的输入端连续输入新任务(如见下表所示)可获得最佳性能。
时间
功能段
t1
t2
t3
t4
t5
t6
S1
X1
X2
X3
S2
X1
X1
X2
X2
X3
S3
X1
X2
我们可以看出:在(2n+2)Δt的时间内,可以输出n个结果,如果指令的序列足够长(n→∞),并且指令间不存在相关,那么,吞吐率为:
10
11
12
13
14
15
1
2
3
4
5
6
7
8
9
10
11
12
13
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15
1
2
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4
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6
7
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15
16
17
18
19
20
21
22
23
我们可以看出,在(7n+1)Δt的时间内,可以输出5n个结果,如果指令的序列足够长(n→∞),并且指令间不存在相关,那么,吞吐率可以认为满足:
加速比为:
从上面的时空图很容易看出,效率为:
答:
可能的数据相关性有:
⑴ “先写后读”(RAW)相关
Read After加法写。原因:还没有写好就已经读取寄存器中的数据了。
DADD R1,R2,R3;(R2)+(R3)→(R1)
DSUB R4,R1,R5;(R1)-(R5)→(R4)
Read After乘法写。原因:还没有写好已经读取寄存器中的数据了。
4
3,7(C0-C2-C0)
5
5,7(C0-C3-C0)
6
3,5,7(C0-C2-C3-C0)
5
3,5(C0-C2-C3-C2-C3)
4
5,3,7(C0-C3-C2-C0)
5
5,3(C0-C3-C2-C3-C2)
4
5(C0-C3-C3)
5
7(C0-C0)
7
∴流水线的最小启动循环为:(1,7)或(3,5)或(5,3),最小平均启动距离为4。
1.假设一条指令的执行过程分为“取指令”、“分析”和“执行”三段,每一段的时间分别是△t、2△t和3△t。在下列各种情况下,分别写出连续执行n条指令所需要的时间表达式。
⑴ 顺序执行方式。
⑵ 仅“取指令”和“执行”重叠。
⑶ “取指令”、“分析”和“执行”重叠。
答:
⑴ 顺序执行方式
1
2
......
1
2
1
DMUL R1,R2,R3;(R2)×(R3)→(R1)
DSUB R4,R1,R5;(R1)-(R5)→(R4)
本相关在流水线顺序执行和乱序执行时都可能发生。解决的方法是:利用编译程序调整指令的次序方法;延迟执行是避免数据相关最简单的方法;建立寄存器之间的专用路径。
⑵“写—写”(WAW)相关
Write After乘法写。原因:后写的反而早执行(乘法所化的时间长,后面一个写任务反而先完成),使最后写入的内容不正确。
3
4
5
6
7
8
9
10
11
12
13
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
整个计算过程需要24Δt,所以吞吐率为:
加速比为:
效率为:
5.一条有三个功能段的流水线如下图。每个功能段的延迟时间均相等,都为△t。其中功能段S2的输出要返回到它自己的输入端循环一次。
⑴ 如果每间隔一个△t向流水线的输入端连续输入新任务,问这条流水线会发生什么情况?


简单循环
平均启动距离
3
3
4
4
6
6
最小启动循环为(3),最小平均启动距离为3。

插入一个非计算延迟功能段后,最小平均启动距离为2(因为预约表中每行至多2个×),相应地可改进最小启动循环为(2)。

时间
功能段
1
2
3
4
5
6
7
8
S1
X
X
S2
X
X
S3
X
S4
X
X
D
X
X

流水线的禁止向量为(1,3,7),流水线的冲突向量为1000101,
⑷ 单流水线标量处理机,处理机内有两条独立的操作流水线,流水线每个功能段的延迟时间均为一个时钟周期。
⑸ 超标量处理机,每个时钟周期同时发射一条乘法指令和一条加法指令,处理机内有两条独立的操作流水线,流水线的每个功能段的延迟时间均为一个时钟周期。
⑹ 超流水线处理机,把一个时钟周期分为两个流水级,加法部件和乘法部件的延迟时间都为6个流水级,每个时钟周期能够分时发射两条指令,即每个流水级能够发射一条指令。
⑴ 处理机内只有一个通用操作部件,采用顺序方式执行指令。
⑵ 单流水线标量处理机,有一条两个功能的静态流水线,流水线每个功能段的延迟时间均为一个时钟周期,加法操作和乘法操作各经过3个功能段。
⑶ 多操作部件处理机,处理机内有独立的乘法部件和加法部件,两个操作部件可以并行工作。只有一个指令流水线,操作部件不采用流水线结构。
DSUB R4,R1,R5;(R1)-(R5)→(R4)
DADD R1,R2,R3;(R2)+(R3)→(R1)
本相关只有在流水线乱序执行时才可能发生。解决的方法是:寄存器换名。
9.在下列不同结构的处理机上运行8×8的矩阵乘法C=A×B,计算所需要的最短时间。只计算乘法指令和加法指令的执行时间,不计算取操作数、数据传送和程序控制等指令的执行时间。加法部件和乘法部件的延迟时间都是3个时钟周期,另外,加法指令和乘法指令还要经过一个“取指令”和“指令译码”的时钟周期,每个时钟周期为20ns,C的初始值为“0”。各操作部件的输出端有直接数据通路连接到有关操作部件的输入端,在操作部件的输出端设置有足够容量的缓冲寄存器。
连续输入10个任务,插入后的实际吞吐率为:
8.在流水线处理机中,有独立的加法操作部件和乘法操作部件各一个,加法操作部件为4段流水线,乘法操作部件6段流水线,都在第一段从通用寄存器读操作数,在最后一段把运算结果写到通用寄存器中。每段的时间长度都相等,都是一个时钟周期。每个时钟周期发出一条指令。问可能发生哪几种数据相关?写出发生相关的指令序列,分析相关发生的原因,并给出解决相关的具体办法。
⑵ 求这条流水线能够正常工作的最大吞吐率、加速比和效率。
⑶ 有什么办法能够提高这条流水线的吞吐率,画出新的流水线。
答:

如果每间隔一个△t向流水线的输入端连续输入新任务,流水线S2功能段存在资源冲突。见下表:
时间
功能段
t1
t2
t3
t4
t5
S1
X1
X2
X3
X4
X5
S2
X1
X1,X2
X2,X3
X3,X4
⑶求流水线的最小启动循环和最小平均启动距离。
⑷求平均启动距离最小的恒定循环。
⑸求流水线的最大吞吐率。
⑹按照最小启动循环连续输入10个任务,求流水线的实际吞吐率。
⑺画出该流水线各功能段之间的连接图。
答:

禁止向量F=(6,4,2);冲突向量C=(101010)。


简单循环
平均启动距离
1,7(C0-C1-C0)
2
T= =n(△t+2△t+3△t)=6n△t
⑵ 仅“取指令”和“执行”重叠
1
2
......
1
2
1
2
T=6△t+ =6△t+(n-1)(2△t+3△t)=(5n+1)△t
⑶ “取指令”、“分析”和“执行”重叠
1
2
3
4
......
1
23Biblioteka 4123
4
T=6△t+ =6△t+(n-1)(3△t)=(3n+3)△t
9
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
整个计算过程需要21Δt,所以吞吐率为:
加速比为:
效率为:
4.一条线性静态多功能流水线由6个功能段组成,加法操作使用其中的1、2、3、6功能段,乘法操作使用其中的1、4、5、6功能段,每个功能段的延迟时间均相等。流水线的输出端与输入端之间有直接数据通路,而且设置有足够的缓冲寄存器。用这条流水线计算向量点积 ,画出流水线时空图,计算流水线的实际吞吐率、加速比和效率。
⑺ 超标量超流水线处理机,把一个时钟周期分为两个流水级,加法部件和乘法部件延迟时间都为6个流水级,每个流水级能够同时发射一条乘法指令和一条加法指令。
答:
要完成上面的矩阵乘法,需要完成的乘法数目为8×8×8=512次;需要完成的加法数目为8×8×7=448次;下面分析处理机的结构会给性能带来什么样的影响。
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