PLC模拟双稳态触发器

PLC模拟双稳态触发器
PLC模拟双稳态触发器

PLC模拟双稳态触发器

工业控制过程中在用到类似电子线路中使用的双稳态触发器的逻辑功能时,往往会大费周折。这里用PLC程序模拟双稳态触发器逻辑功能,在工业控制开发中开辟了一条便利捷径。

我们知道双稳态触发器具有记忆特性,它有两个稳定的工作状态——0态和1态,在外加信号触发下电路可从一种稳定的工作状态转换到另一种稳定的工作状态。

根据双稳态触发器逻辑功能,设计出能模拟双稳态触发器功能的PLC程序段。

PLC双稳态触发器程序梯形图(以松下FP1系列PLC为例)见图:

双稳态触发器程序梯形图

图中,PLC输入端X0为双稳态触发器的置位端,PLC输入端XA为双稳态触发器的触发端,PLC输出端Y0与Y1互为非值。

在初始状态下,当开关量输入端X0为0(或1)时,辅助继电器R200输出为1(或0),PLC输出端Y0输出为1(或0);同时,辅助继电器R201输出为0(或1),PLC输出端Y1输出为0(或1)。当触发端XA有触发信号时,即输入端XA为1时,其上升沿触发辅助继电器R100,R100输出为1,辅助继电器R201输出为1,PLC输出端Y1输出为1;同时,辅助继电器R200输出为0,PLC输出端Y0输出为0。

作者:黄朝贵

单位:中航工业燃气涡轮研究院

通讯地址:四川省江油市305信箱307分箱

邮政编码:621703

E-mail:jiangyouhcgui@https://www.360docs.net/doc/114386024.html,

触发器逻辑功能测试及应用

实验六触发器逻辑功能测试及应用 一、实验目的: 1、掌握基本RS、JK、D、T与T′触发器的逻辑功能; 2、学会验证集成触发器的逻辑功能及使用方法; 3、熟悉触发器之间相互转换的方法。 二、实验原理: 触发器:根据触发器的逻辑功能的不同,又可分为: 三、实验仪器与器件: 实验仪器设备:D2H+型数字电路实验箱。 集成块:74LS112 74LS74 74LS04 74LS08 74LS02 74LS86 四、实验内容与步骤: 1、基本RS触发器逻辑功能的测试: CP J K S-D R-D 下降沿0 0 1 1 0 0 下降沿0 1 1 1 0 0 下降沿 1 0 1 1 0 1 下降沿 1 1 1 1 1 0 3、D触发器逻辑功能测试: D CP S-D R-D Q X X 0 1 0 X X 1 0 1 (2)D触发器逻辑功能测试: CP J K D S D R Q ×××0 1 0 ××× 1 0 1

D CP S-D R-D 0 上升沿 1 1 1 0 1 上升沿 1 1 0 1 4、不同类型时钟触发器间的转换: JK转换为D触发器: J D K D Q D DQ Q Q D D Q Q K Q J Q n n n n n n n n = = + = + = = + = + + ; ) ( 1 1 D转换为JK 触发器: n n n n n n Q J Q K D D Q Q K Q J Q = = = + = + + 1 1 JK转换为T触发器: K J T Q T Q T Q n n n = = + = +1 T转换为JK触发器: JK转换为RS触发器:RS转换为JK触发器: 五、实验体会与要求: 1、根据实验结果,写出各个触发器的真值表。 2、试比较各个触发器有何不同? 3、写出不同类型时钟触发器间的转换过程。 1

触发器功能的模拟实现实验报告-

武汉轻工大学数学与计算机学院 数字逻辑实验报告 学校:武汉轻工大学 院系:数学与计算机学院 班级:计算机类1304班 姓名:田恒 学号: 1305110089 指导老师:刘昌华 2014年12月10日

目录 1、实验名称 2、实验目的 3、实验原理 4、实验环境 5、实验内容 一、DFF仿真分析 二、“维持阻塞”型DFF仿真分析 三、思考练习 四、故障排除 五、实验总结

【实验名称】触发器功能的模拟实现 【实验目的】学习时序电路的设计,了解基本触发器的功能,利用QuartusII软件的原理图输入,设计一个钟控R-S触发器形成的D触发器和边沿触发型D触发器,并验证其功能。 【实验原理】(1)钟控R-S触发器,在时钟信号作用期间,当输入R、S同时为1时,触发器会出现状态不稳定现象。为了解决这个问题,对钟控R-S触发器的控制电路进行修改,用G4门的输出信号替换G3门的S输入信号,将剩下的输入R记作D,就形成只有一个输入端的D触发器。 (2)在上述D触发器的基础上增加“维持”、“阻塞”结构,从而形成“维持阻塞”型D触发器。

【实验环境】PC机(Windows xp,QuartusII) 【实验内容】QuartusII开发数字电路的设计流程完成DFF和“维持阻塞”型D触发器的原理设计输入,编译仿真和波形仿真。 一、DFF仿真分析: step1、启动QuartusII Step2、建立工作库目录文件夹以便设计工程项目的存储 Step3、输入设计:根据上部原理图完成原理图文件,截图如下: Step4、单击存盘命令新建工程 Step5、编译综合 Step6、仿真测试 Step7、仿真结果

触发器的功能测试及应用 建筑电气

实验七 触发器的功能测试及应用 一、实验目的 (1)通过实验验证J —K 触发器和D 触发器的逻辑功能,从而加深对触发器工作原理的理解; (2)掌握用触发器组成二进制加、减法计数器的方法。 二、预习要求 (1)复习J —K 触发器和D 触发器的工作原理; (2)熟悉CT74LS112双J —K 触发器和CT74LS74双D 触发器的逻辑功能、逻辑符号和外引线排列; (3)认清触发器的功能表,掌握上升沿和下降沿触发有什么不同; (4)复习用触发器组成异步二进制加减计数器的工作原理。 三、实验原理及参考电路 触发器是具有记忆功能的基本逻辑单元,其种类很多,本实验采用逻辑功能较全、用途 和置0端D R 都为低电平有效,且与CP 端状态无关,触发器处于工作状态时,D S 和D R 必须都接高电平。JK 触发器利用CP 的下降沿触发,D 触发器利用CP 的上升沿触发。

四、实验内容和步骤 1.验证JK 触发器的逻辑功能 将CT74LS112集成块插入实验箱的集成电路底座上,认清有关插线柱和电路外引线的对应关系。 将双JK 触发器中一个触发器的D S 、D R 、J 、K 输入端分别接实验箱的逻辑开关,CP 端接单次脉冲,Q 、Q 接发光二极管。检查无误后接通5V 直流电源,并按表2-7-1逐项验证JK 触发器的功能。 2.验证D 触发器的逻辑功能 将CT74LS74集成块插入实验箱的集成电路底座上,将其中一个触发器的D S 、D R 、D 输入端分别接实验箱的逻辑开关,CP 端接单次脉冲,Q 、Q 接发光二极管。检查无误后接通5V 直流电源,并按表2-7-2逐项验证D 触发器的功能。

集成触发器及其应用电路设计

华中科技大学 电子线路设计、测试与实验》实验报告 实验名称:集成运算放大器的基本应用 院(系):自动化学院 地点:南一楼东306 实验成绩: 指导教师:汪小燕 2014 年6 月7 日

、实验目的 1)了解触发器的逻辑功能及相互转换的方法。 2)掌握集成JK 触发器逻辑功能的测试方法。 3)学习用JK 触发器构成简单时序逻辑电路的方法。 4)熟悉用双踪示波器测量多个波形的方法。 (5)学习用Verliog HDL描述简单时序逻辑电路的方法,以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片; 四2 输入与非门CC4011 2 片; 三3 输入与非门CC4023 1 片; 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 (1)复习触发器的基本类型及其逻辑功能。 (2)掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 (3)按硬件电路实验内容(4)(5),分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 (1)验证JK触发器的逻辑功能。 (2)将JK触发器转换成T触发器和D触发器,并验证其功能。 (3)将两个JK触发器连接起来,即第二个JK触发器的J、K端连接在一起, 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起,并输入1kHz 正方波,用示波器分别观察和记录CP Q、Q的波形(注意它们之间的时序关系),理解2分频、4分频的概念。 (4)根据给定的器件,设计一个同步3分频电路,其输出波形如图所示。然后组装电路,并用示波器观察和记录CP Q、Q的波形。 (5)根据给定器件,设计一个可逆的同步模4 计数器,其框图如图所示。图中,M为控制变量,当M=0时,进行递增计数,当M=1时,进行递减计数;Q、 Q为计数器的状态输出,Z为进位或借位信号。然后组装电路,并测试电路的输入、输出

双稳态电路的工作原理)

双稳态电路的工作原理 双稳态电路是由什么组成的?他的工作原理是什么? 一、工作原理 图一为双稳态电路,它是由两级反相器组成的正反馈电路,有两个稳定状态,或者是BG1导通、BG2截止;或者是BG1截止、BG2导通,由于它具有记忆功能,所以广泛地用于计数电路、分频电路和控制电路中,原理,图2(a)中,设触发器的初始状态为BG1导通,BG2截止,当触发脉冲方波从1端输入,经CpRp 微分后,在A点产生正、负方向的尖脉冲,而只有正尖脉冲能通过二极管D1作用于导通管BG1的基极是。ic1减小使BG1退出饱和并进入放大状态,于是它的集电极电位降低,经电阻分压器送到截止管BG2的基极,使BG2的基极电位下降,如果下降幅度足够时,BG2将由截止进入放大状态,因而产生下列正反馈过程(看下列反馈过程时,应注意:在图一的PNP电路中,晶体管的基极和集电极电位均为负值,所以uc1↓,表示BG1集电极电位降低,而uc1↑则表示BG1集电极电位升高,当BG1基极电位降低时,则ic1↑,反之当BG1基极电位升高时,ic1↓ ic1越来越小,ic2越来越大,最后到达BG1截止、BG2导通;接差触发脉冲方波从2端输入,并在t=t2时,有正尖脉冲作用于导通管BG2的基极,又经过正反馈过程,使BG1导通,BG2截止。以后,在1、2端的触发脉冲的轮流作用下,双稳电路的状态也作用相应的翻转,如图一(b)所示。 图一、双稳态电路 由上述过程可见:(1)双稳态电路的尖顶触发脉冲极性由晶体管的管型决定:PNP管要求正极性脉冲触发,而NPN管却要求负极性脉冲触发。(2)每触发一次,电路翻转一次,因此,从翻转次数的多少,就可以计算输入脉冲的个数,这就是双稳态电路能够计算的原理。 双稳态电路的触发电路形式有:单边触发、基极触发、集电极触发和控制触发等。 图二给出几种实用的双稳态电路。电路(a)中D3、D4为限幅二极管,使输出幅度限制在-6伏左右;电路(b)中的D5、D6是削去负尖脉冲;电路(C)中的ui1、ui2为单触发,ui为输入触发表一是上述电路的技术指标。 图二、几种实用的双稳态电路 表一几种双稳态触发器的技术指标 图二(a)(b)(c)(d) 管型二极管2AP32AP152AK1C2AK17 三极管3AX31B3AG403AK203DK3B 信号电平“0”(无信号)(V)000+6 “1”(有信号)(V)-6-6-90 工作频率(KHz)1060010008000 抗干扰电压(V)≥1≥1.5≥20.8-1 触发灵敏度(V)≤4≤4.8≤72.5 输出端的吸收能力(mA)≤4≤6.7≤210 输出端的发射能力(mA)≤44≤12≤127 输出脉冲的上升时间(μs)2≤0.30≤0.1≤0.1 输出脉冲的下降时间(μs)2≤0.36≤0.15≤0.1 对β值的要求>5050-8060-90>50 元件参数的允许化△β<10,±5%△β<10,±5%△β<10,±5%△β<10,±5%

数电实验触发器及其应用

数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器,D触发器的功能测试。 2、了解触发器的两种触发方式(脉冲电平触发和脉冲边沿触发)及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序 电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态,即“0”和“ 1 ”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路(主要是“与非门” )组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器,可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器

也可以用二个“或非门”组成,此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转,触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态,即Q = D。因此,它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用,在CP=1期间,D端数据结构变RS化,不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端,不需要强迫置“ 0”和置“ 1”时,都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果: 设计实验: 1、一个水塔液位显示控制示意图,虚线表示水位。传感器A、B被水浸沿时

实验五触发器及其应用(仿真)一、实验目的

实验五 触发器及其应用(仿真) 一、实验目的 1.掌握JK 触发器和D 触发器的逻辑功能。 2.掌握触发器相互转换的方法。 3.掌握集成JK 触发器和集成D 触发器的使用方法。 二、实验相关知识 1.JK 触发器 数字集成触发器74112内部有两个独立的下降沿触发的JK 触发器,其逻辑符号和仿真元件引线排列 如图5-1所示。 CLR 是异步置0端D R , PRE 是异步置1端D S 。特性方程是: 2.D 触发器 数字集成触发器7474内部有两个独立的上升沿触发的D 触发器,其逻辑符号和仿真元件引线排列如图5-2所示。其特点是次态(Q n+1)输出仅取决于CP 上升沿到达时D 端输入信号的状态,而与在此以前或以后D 的状态无关。其特性方程是: Q n+1 = D 三、实验预习要求与思考 1.阅读实验相关知识。 2.按要求设计“实验内容”中的电路,画出逻辑图。 n n n Q K Q J Q 1 (b ) 仿真元件引线排列 (a ) 逻辑符号 图5-1 74112的逻辑符号和仿真元件引线排列 1J C1 1K Q > J CP K R D S D R S Q (a ) 逻辑符号 (b ) 仿真元件引线排列 图5-2 7474的逻辑符号和仿真元件引线排列

四、实验内容 1.设计电路验证JK触发器74112的逻辑功能。建议示波器A通道接时钟脉冲、B通道接输出端Q,Q 和Q端接指示灯。 表5-1 JK触发器逻辑功能验证表 (1)由表5-1可以得出PRE’和CLR’的优先级哪个高? (2)由表5-1可以得出JK触发器的特性方程:。 2.设计电路验证D触发器7474的逻辑功能。建议示波器A通道接时钟脉冲、B通道接输出端Q,Q 和Q端接指示灯。 表5-2 D触发器逻辑功能验证表 (1)比较7474和74112的复位、置位端的异同。 (2)由表5-2可以得出D触发器的特性方程: 。 3.比较D触发器、JK触发器逻辑表达式,用适当的逻辑门实现D触发器与JK触发器的逻辑功能互相转换,并验证之。 4.任选一种触发器设计一个四人抢答器。要求当四人中任一人先按下开关后,有LED指示,其他人再按开关无效;复位后又可正常工作。画出原理图,仿真验证。 提示:利用复位端清零,抢答者的起始端接地,抢答成功者先按下开关时,D由0变1,Q变为高电平,同时用Q的反,通过与非门封锁其他人的抢答开关。

基本RS触发器实验

第5章基本RS触发器 5.同步触发器(同步RS触发器) 目的与要求: 1 掌握时序电路的定义、分类、触发器的特点。 2 掌握基本RS触发器的电路结构、工作原理、逻辑功能。 3 掌握同步RS触发器的工作原理、逻辑功能。 4 掌握触发器逻辑功能的表示方法。 5 掌握时序电路的一些基本概念。 重点与难点:1 基本概念要正确建立。难点:现态、次态、不定状态的正确理解。 2 基本RS触发器的逻辑功能、触发方式。 5.1概述 一、触发器的概念 复习:组合电路的定义?构成其电路的门电路有何特点?组合电路与时序电路的区别? 门电路:在某一时刻的输出信号完全取决于该时刻的输入信号,没有记忆作用。 触发器:具有记忆功能的基本逻辑电路,能存储二进制信息(数字信息)。 触发器有三个基本特性: (1)有两个稳态,可分别表示二进制数码0和1,无外触发时可维持稳态; (2)外触发下,两个稳态可相互转换(称翻转),已转换的稳定状态可长期保持下来,这就使得触发器能够记忆二进制信息,常用作二进制存储单元。 (3)有两个互补输出端,分别用Q和Q 二、触发器的逻辑功能描述: 特性表、激励表(又称驱动表)、特性方程、状态转换图和波形图(又称时序图) 三、触发器的分类:根据 逻辑功能不同:RS触发器、D触发器、JK触发器、T触发器和触发器等。 触发方式不同:电平触发器、边沿触发器和主从触发器等。 电路结构不同:基本RS触发器,同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。 5.2 触发器的基本形式 5.2.1 基本RS触发器 一、由与非门组成的基本RS触发器 1.电路结构 电路组成:两个与非门输入和输出交叉耦合(反馈延时)。逻辑图如图(a)所示。 逻辑符号如图(b)所示。

实验四 D触发器及其应用

实验四D触发器及其应用 一、实验目的 1、熟悉D触发器的逻辑功能; 2、掌握用D触发器构成分频器的方法; 3、掌握简单时序逻辑电路的设计方法。 二、实验设备 1、数字电路实验箱 2、数字双踪示波器 3、函数信号发生器 4、集成电路:74LS00 5、集成电路:74LS74 74LS74 ?74LS74:双D触发器(上升沿触发的边沿D触发器) ?引脚的定义: 三.实验原理 时序逻辑电路: ?1、时序逻辑电路:任一时刻的输出信号不但取决于当时的输入信号,而且还取决于 电路原来的状态,与以前的输入有关。 ?2、同步时序电路 ?3、异步时序电路 D触发器 ? 1 、触发器:一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最

基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。 2、D触发器在时钟脉冲CP的前沿(正跳变0→1)发生翻转,触发器的次态取决于 CP脉冲上升沿到来之前D端的状态。 四、实验内容 1、用74LS74(1片)构成二分频器、四分频器,并用示波器观察波形; 2、实现如图所示时序脉冲(74LS74和74LS00各1片) 五.实验结果 1.用74LS74(1片)构成二分频器、四分频器,并用示波器观察波形; 在CP1端加入1KHz,峰峰值为5.00V,平均值为2.50V的连续方波,并用示波器观察CP,1Q,2Q各点的波形 得到的二分频波形结果为:

得到的四分频结果为: 2、实现如图所示时序脉冲(74LS74和74LS00各1片)

2. 特征方程 3. 电路图 +1101+101 ' 10 ' =====n n n n n n Q Q D Q Q D F Q Q F F CP =?

数字电路 触发器的功能测试实验报告

肇 庆 学 院 电子信息与机电工程 学院 数字电路 课 实验报告 12电气(1) 班 姓名 李俊杰 学号 201224122119 实验日期2014年5 月19 日 实验合作者:王圆圆 老师评定 实验题目:触发器的功能测试 一、实验目的 (一)掌握基本RS 触发器的功能测试。 (二)掌握集成触发器的电路组成形式及其功能。 (三)熟悉时钟触发器不同逻辑功能之间的相互转换。 (四)认识触发器构成的脉冲分频电路。 二、实验仪器: DZX-1型电子学综合实验装置 UT52万用表 GDS-806S 双踪示波器 74LS00 74LS74 74LS76 三、实验内容&数据分析 触发器具有两个稳定状态,用以表示逻辑状态“1”和“0”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一种具有记忆功能的二进制信息存贮器件,是构成各种时序电路的最基本逻辑单元。第一步,将触发器74LS74、74LS76引出端排列图和状态表画在实验报告上。(注:此项内容必须在进实验室前完成。) (一)测试基本RS 触发器的逻辑功能 用两个与非门组成基本RS 触发器如图4-1,输入端R ,S 接逻辑电平开关输出插口,输出端Q 、Q 接逻辑电平显示插口,按表4-1要求测试。 表4-1 基本RS 触发器特性表(输入低电平有效) 图4-1 由74ls00连接成的基本RS 触发器 测试集成双JK 触发器74LS76的逻辑功能 1、测试D R 、 D S 端的复位、置位功能

74LS76逻辑符号如图4-2,对照其插脚(查阅附录B )取其中一JK 触发器,D R 、 D S 、J 、K 端分别接逻辑电平开关输出插口,CP 接单次脉冲源(正脉冲),Q 、Q 接至逻辑电平显示输入插口。要求在D R =0, D S =1以及 D S =0,D R =1时任意改变J 、K 及CP 的状态用“ⅹ”符 号表示,观测Q 、Q 状态。 图4-2 74LS76管脚排列 2、测试触发器的逻辑功能 按表4-2的要求改变J 、K 、CP 端状态,记录Q 的状态变化,观察触发器状态的更新发生在CP 脉冲(单脉冲)的上降沿还是下降沿?(注意D R 、D S 端的电平接法) 表4-3 集成双JK 触发器74LS76特性表2 图4-2 JK 触发器逻辑符号 3、JK 触发器的J 、K 端连在一起,构成T ’触发器。 在CP 端输入1MHZ 连续脉冲,用双踪示波器观察CP 、Q 端的波形,注意相位与时间的关系。

实验二D触发器的设计和仿真

实验报告 哈尔滨工程大学教务处制 实验二 D触发器的设计和仿真 一、实验目的 1、学习模拟数字电路单元的基本设计方法。 2、学习Cadence工具下电路设计的基本操作和方法。 3、学习Sprectre工具的仿真操作方法。 二、实验内容

本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括:完成反相器、与非门、传输门电路的设计和仿真验证;完成各个单元电路symbol的建立;利用建立的单元电路symbol完成D触发器电路的设计和仿真;分析仿真结果。该电路设计采用上华CSMC0.5umCMOS工艺设计,工作电压5V。 三、实验步骤 1、登陆到UNIX系统。 在登陆界面,输入用户名和密码,用户名和密码都为学生学号。 2、Cadence的启动。 启动Cadence软件的命令有很多,不同的启动命令可以启动不同的工具集,常用的启动命令有icfb,icca等,也可以单独启动单个工具。 3、原理图的输入。 (1)Composer的启动。在CIW窗口新建一个单元的Schematic 视图。 (2)添加器件。在comparator schematic窗口点击Add-Instance 或者直接点i,就可以选择所需的器件。 (3)添加连线。执行Add-Wire,将需要连接的部分用线连接起来。 (4)添加管脚。执行Add-Pin和直接点p,弹出添加管脚界面。 (5)添加线名。为设计中某些连线添加有意义的名称有助于在

波形显示窗口中显出该条线的信号名称,也可以帮助检查电路错误。点击Add-Wire Name,弹出新窗口,为输入输出线添加名称。为四端的MOS器件的衬底添加名称vdd!或gnd!,其中!表示全局变量。 (6)添加电源信号。选择Vdd和Gnd的symbol各一个,在两个symbol之间连接一个vdc,设置直流电压5V。 (6)保存并检查。点击schematic窗口上的Check and Save按钮,察看是否有警告或者错误。如果有,察看CIW窗口的提示。 4、电路仿真。 (1)启动模拟仿真环境。在comparator schematic窗口,选择Tools-Analog Environment,弹出模拟仿真环境界面。 (2)选择仿真器。在仿真窗口,选择Setup-Simulator/Directory/Host,设置仿真器为spectre,然后点击OK。 (3)设置模型库。 (4)设置分析类型。在仿真窗口,点击Choose Analyses按钮,弹出Choose Analyses窗口,该窗口中列出了各种仿真类型,在本实验中只需进行瞬态仿真,所以选择tran,时间设为3um。 (5)设置设计变量,在仿真窗口中,点击Edit Variables 按钮,弹出变量设置窗口,点击Copy From按钮,整个设计本扫描一遍,设计中的各个变量被列出来。 (6)创建网表。选择Simulation-Netlist-Create,产生了该设计的网表。 (7)设置波形显示工具。Cadence中有两种波形显示工具:AWD

触发器的使用实验报告

实验II、触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态,用以表示逻辑状态“1”和“0”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 如图1为两个与非门交叉耦合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1” 段,因为=0(=1)时触发器被置为“1”;为置“0”端,因为=0(=1)时触发器被置“0”,当==1时状态保持;==0时,触发器状态不定,应避免此种情况发生,表1为基本RS 触发器的状态表。 图1、基本RS触发器 表1、基本RS触发器功能表 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定 基本RS 2、JK触发器

在输入信号为双端的情况下,JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。 图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为:=J+ J和K是数据输入端,是触发器状态更新的依据,若J、K有两个或者两个以上输入端时,组成“与”的关系。和为两个互补输出端。通常把=0,=1的状态定为触发器“0” 状态;而把=1,=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。 表2、JK触发器功能表 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下,D触发器用起来最为方便,其状态方程为=D,其输出状态的更新发生在CP脉冲的上升沿,故又称为上升沿触发的边沿触发器,触发器的状态只取决于时钟到来前D端的状态,D触发器的应用很广,可用作数字信号的寄存,移位寄存,分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.

实验04-双稳态触发器功能及应用

实验四双稳态触发器功能及应用 一、实验目的 1.掌握两种基本RS触发器的构成、集成JK和D触发器的逻辑功能测试、触发方式和使用方法。 2.掌握触发器之间的相互转换。 3.掌握时序逻辑电路的分析方法与步骤,并通过实验进行逻辑功能验证。 4.学会应用双稳态触发器设计电路。 二、实验任务(建议学时:2学时) (一)基本实验任务 1. 两种基本RS触发器逻辑功能测试; 2. D触发器(74LS74)的逻辑功能测试; 3. JK触发器(74LS112)的逻辑功能测试; 4. 用JK触发器构成D、T、T'触发器,并验证其逻辑功能; (二)扩展实验任务(电类本科生1、2、3项必选一个,4、5项必选一个,非电类本科生1、2、3项任选一个) 1. 对图4-5所示时序逻辑电路1进行分析,画出电路的状态表,并说明该电路实现的逻辑功能是什么?请根据电路原理图在实验室完成电路连线,并验证你的结论。 2. 对图4-6 异步时序逻辑电路2进行分析,画出电路的状态表,并说明该电路实现的逻辑功能是什么?请根据电路原理图在实验室完成电路连线,并验证你的结论。 3. 对图4-7 异步时序逻辑电路3进行分析,画出电路的状态表,并说明该电路实现的逻辑功能是什么?请根据电路原理图在实验室完成电路连线,并验证你的结论。 4.使用D触发器设计一个四位同步加法计数器(可适当增加必要的基本门电路),并验证其逻辑功能。 5.根据图4-9所示电路及工作原理,使用D触发器将图中的控制电路设计出来,以实现图4-9电路的功能。

三、实验原理 触发器(Flip-flop)简称FF。按电路结构分为:基本RS触发器(又称RS锁存器)、同步触发器、主从触发器(Master-Slave FF)、边沿触发器(Edge-Triggered)、维持阻塞触发器等,不同电路结构的触发器有不同的动作特点。按逻辑功能分为:RS触发器(RS锁存器)、D触发器、JK触发器、T和T′触发器等。 1)基本RS触发器动作特点:基本RS触发器,其输出端和Q′状态由输入信号R和S来决定,当输入信号R和S发生变化时,输出端Q和Q′的状态作相应的变化。 2)同步RS触发器(高电平触发)动作特点:输入信号在CP=0期间保持不变,在CP=1的全部时间内R、S的变化都将引起触发器状态的相应改变,即在CP=1期间输入信号发生多次变化,触发器的状态也可能发生多次翻转,电路的抗干扰能力弱。 3)主从触发器的动作特点:①在CP=1期间,主触发器接收输入端(S、R或J、K)的信号,输出端被置为相应的状态,从触发器保持原状态;②在CP下降沿(或上升沿)到来时从触发器按主触发器的状态翻转,即Q和Q′端的状态改变发生在CP的下降沿(或上升沿)。 使用主从触发器应注意:只有在CP=1期间输入状态不变的条件下,当下降沿(或上升沿)到来时,输出状态(次态)才会由输入的状态决定。否则,必须考虑CP=1期间输入状态的全部变化过程,才能确定当下降沿(或上升沿)到来时,触发器的输出状态(次态)。4)边沿触发器的动作特点:边沿触发器的次态仅取决于CP信号的上升沿(或下降沿)到达时输入端的逻辑状态,而在这以前或以后,输入信号的变化对触发器的状态没有影响。这种特点有效的提高了触发器电路的抗干扰能力,因而也提高了电路的工作可靠性。 目前生产的触发器定型产品中只有JK触发器和D触发器两大类。 (一)基本实验任务 1. 与非门、或非门分别构成的RS基本触发器逻辑功能测试 如图4-1所示的两种基本RS触发器分别由与非门和或非门构成。

基本触发器功能验证实验

基本触发器功能验证实验预习参考 (注意:所有表格均可用状态方程提前填好) 1、 R S 触发器 图1-5-1基本RS 触发器的原理图,公式(1-5-1)是RS 触发器的状态方程。 n n n n RQ Q Q S Q ==++1 1 (1-5-1 ) 图1-3-3基本RS 触发器 表1-5-1 R S Q (V ) Q (V ) 触发器状态 0 1 1 0 1 1 0 0 1 1

图1-3-4基本RS 触发器实验连线图 2、D 触发器 图1-5-2基本RS 触发器的原理图,公式(1-5-2)是D 触发器的状态方程。 D Q n =+1 (1-4-2) (CP 上升沿有效) 图1-3-5 D 触发器IC 引脚图 表1-5-2 测试D 触发器置位、复位功能 CP D D R D S 1+n Q (V ) 1+n Q (V ) Q 状态 ф ф 1 ф ф 1 0

表1-5-3 D触发器同步功能测试 Qn 0 0 1 1 D 0 1 0 1 CP 0 ?0 ?0 ?0 ?Qn+1 图1-3-6 D触发器实验测试图

图1-3-7 D触发器实验测试图 3、JK触发器 图1-5-3JK触发器的原理图,公式(1-4-3)是JK触发器的状态方程。 +1(1-5-3) n Q n n = Q+ Q K J (CP下降沿有效) 图1-3-8 JK触发器的原理图

表1-5-4测试JK触发器逻辑功能 CP ? ? ? ?J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Qn+1 图1-3-9 JK触发器原理测试图

实验七 触发器的仿真

实验七触发器的仿真 实验目的 1.用逻辑图和VHDL语言设计D锁存器,并进行仿真与分析; 2.参看Maxplus中器件7474(边沿D触发器)的逻辑功能,用VHDL语言设计边沿触发式D触发器,并进行仿真与分析。 3.参看Maxplus中器件7476(边沿JK触发器)的逻辑功能,用VHDL语言设计边沿触发式JK触发器,并进行仿真与分析。 1.D锁存器(D Latch) 实验设计思想 使能端EN输入为1时,输出Q与输入D值相同;使能端EN输入为0时,输出Q保持不变。 实验原理图 实验VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ex71 IS PORT( C,D:IN STD_LOGIC; Q,QN:BUFFER STD_LOGIC); END ex71; architecture bhv OF ex71 IS BEGIN PROCESS(C,D,Q) BEGIN IF (C='1') THEN Q<=D;ELSE Q<=Q;END IF; QN<=NOT Q; END PROCESS; END bhv; 实验波形仿真

Preset , Clear and Complementary Outputs) 实验原理图

实验VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity ex72 is port( D,CLK,PR_L,CLR_L:IN std_logic; Q,QN:out std_logic); end ex72; architecture vhb of ex72 is signal PR,CLR:STD_LOGIC; BEGIN process(CLR_L,CLR,PR_L,PR,CLK) begin PR<=not PR_L;CLR<=not CLR_L; if(CLR AND PR)='1'then Q<='1';QN<='1'; elsif CLR='1' then Q<='0';QN<='1'; elsif PR='1'then Q<='1';QN<='0'; elsif (CLK'event and CLK='1')then Q<=D;QN<=not D; end if; end process; end vhb; 实验波形仿真

实验四 基本RS触发器和D触发器

实验四基本RS触发器和D触发器 一、实验目的 1.熟悉并验证触发器的逻辑功能; 2.掌握RS和D触发器的使用方法和逻辑功能的测试方法。 二、实验预习要求 1.预习触发器的相关内容; 2.熟悉触发器功能测试表格。 三、实验原理 触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态,即“0”和“1”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。 1.基本RS触发器 图实验4.1 基本RS触发 器 图实验4.1为由两个与非门交叉耦合构成的基本RS触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端,因为=0时触发器被置“1”;端为置“0”端,因为=0时触发器被置“0”;当 = =1时,触发器状态保持。基本RS触发器也可以用两个“或非门”组成,此时为高电平有效置位触发器。 2. D触发器

D 触发器的状态方程为:Qn+1=D。其状态的更新发生在CP脉冲的边沿,74LS74(CC4013)、74LS175(CC4042)等均为上升沿触发,故又称之为上升沿触发的边沿触发器,触发器的状态只取决于时钟到来前D端的状态。D触发器应用很广,可用做数字信号的寄存、移位寄存、分频和波形发生器等。 四、实验仪器设备 1、TPE-AD数字实验箱1台 2、双D触发器74LS74 2片 3、四两输入集成与非门74LS00 1片 4、双通道示波器 1台 五、实验内容及方法 1.测试基本RS触发器的逻辑功能 按图实验4.1连接电路,用两个与非门组成基本RS触发器,输入端、接逻辑开关的输出口,输出端Q、接逻辑电平显示灯输入接口,按表实验4.1的要求测试并记录。 表实验4.1 RS触发器的逻辑功能 1 10 1 0 0 1 1 0 10 1 0 1 0 1 0 1 0 0 1 1 2.测试D触发器的逻辑功能。 (1)测试、的复位、置位功能。

触发器及其应用实验报告 - 图文-

实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。

基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5

J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平

双稳态电路原理、设计及应用(按键触发开关)

双稳态电路原理及设计、实际应用 一、工作原理 图一为双稳态电路,它是由两级反相器组成的正反馈电路,有两个稳定状态,或者是BG1导通、BG2截止;或者是BG1截止、BG2导通,由于它具有记忆功能,所以广泛地用于计数电路、分频电路和控制电路中。 原理,图2(a)中,设触发器的初始状态为BG1导通,BG2截止,当触发脉冲方波从1端输入,经CpRp微分后,在A点产生正、负方向的尖脉冲,而只有正尖脉冲能通过二极管D1作用于导通管BG1的基极是。ic1减小使BG1退出饱和并进入放大状态,于是它的集电极电位降低,经电阻分压器送到截止管BG2的基极,使BG2的基极电位下降,如果下降幅度足够时,BG2将由截止进入放大状态,因而产生下列正反馈过程(看下列反馈过程时,应注意:在图一的PNP电路中,晶体管的基极和集电极电位均为负值,所以uc1↓,表示BG1集电极电位降低,而uc1↑则表示BG1集电极电位升高,当BG1基极电位降低时,则ic1↑,反之当BG1基极电位升高时,ic1↓,ic1越来越小,ic2越来越大,最后到达BG1截止、BG2导通;接差触发脉冲方波从2端输入,并在t=t2时,有正尖脉冲作用于导通管BG2的基极,又经过正反馈过程,使BG1导通,BG2截止。以后,在1、2端的触发脉冲的轮流作用下,双稳电路的状态也作用相应的翻转,如图一(b)所示。 图一、双稳态电路 由上述过程可见:(1)双稳态电路的尖顶触发脉冲极性由晶体管的管型决定:PNP管要求正极性脉冲触发,而NPN管却要求负极性脉冲触发。(2)每触发一次,电路翻转一次,因此,从翻转次数的多少,就可以计算输入脉冲的个数,这就是双稳态电路能够计算的原理。双稳态电路的触发电路形式有:单边触发、基极触发、集电极触发和控制触发等。 图二给出几种实用的双稳态电路。电路(a)中D3、D4为限幅二极管,使输出幅度限制在-6伏左右;电路(b)中的D5、D6是削去负尖脉冲;电路(C)中的ui1、ui2为单触发,ui为输入触发表一是上述电路的技术指标。

施密特、单稳态触发器仿真实验

上海大学 本科生课程作业 题目:数字电子技术课程实践项目二 课程名称:数字电子技术 学院:机电工程与自动化学院 姓名:张炜 学号:12122030

题目要求:用555定时器构成的单稳态触发器、多谐振荡器、施密特触发器进行设计和仿真 1.单稳态触发器: 1.1 工作原理: 单稳态电路的组成和波形下图所示。当电源接通后,Vcc 通过电阻R 向电容C 充电,待电容上电压Vc 上升到2/3Vcc 时,RS 触发器置0,即输出Vo 为低电平,同时电容C 通过三极管T 放电。当触发端2的外接输入信号电压Vi <1/3Vcc 时,RS 触发器置1,即输出Vo 为高电平,同时,三极管T 截止。电源Vcc 再次通过R 向C 充电。输出电压维持高电平的时间取决于RC 的充电时间,当t=t W 时,电容上 的充电电压为;CC RC t CC C V e V v w 321=??? ? ??-=-,所以输出电压的脉宽 t W =RCln3≈1.1RC 。一般R 取1k Ω~10M Ω,C >1000pF 。 值得注意的是:t 的重复周期必须大于t W ,才能保证放一个正倒置脉冲起作用。由上式可知,单稳态电路的暂态时间与VCC 无关。因此用555定时器组成的单稳电路可以作为精密定时器。 单稳态电路的电路图和波形图

1.2 555单稳态触发器的设计: 1.2.1 电路设计基本原理: 单稳态触发器具有稳态和暂稳态两个不同的工作状态。在外界触发脉冲作用下,它能从稳态翻转到暂稳态,在暂稳态维持一段时间以后,在自动返回稳态;暂稳态维持时间的长短取决于电路本身的参数,与触发脉冲的宽度和幅度无关。由于单稳态触发器具有这些特点,常用来产生具有固定宽度的脉冲信号。 按电路结构的不同,单稳态触发器可分为微分型和积分型两种,微分型单稳态触发器适用于窄脉冲触发,积分型适用于宽脉冲触发。无论是哪种电路结构,其单稳态的产生都源于电容的充放电原理。 用555定时器构成的单稳态触发器是负脉冲触发的单稳态触发器,其暂稳态维持时间为T w=lnRC=1.1RC,仅与电路本身的参数R、C 有关。 1.2.2 实验数据及分析结论: 单稳态触发器实验电路下图所示

置位和复位优先双稳态触发器指令

置位和复位优先双稳态触发器指令 RS触发器具有置位和复位的双重功能,RS触发器是复位优先时,当置位(S)和复位(R)同时为真时,输出为假。而SR触发器是置位优先触发器时,当置位(S)和复位(R)同时为真时,输出为真。RS 和SR触发器指令应用如下图所示: 图4-16 RS 和SR 触发器指令应用 边沿触发指令 边沿触发是指用边沿触发信号产生一个机器周期的扫描脉冲,通常用做脉冲整形。边沿触发指令分为上升沿(正跳变触发)和下降沿(负跳变触发)两大类,正跳变触发指令指输入脉冲的上升沿使触点闭合(ON)一个扫描周期。负跳变触发指输入脉冲的下降沿使触点闭合(ON)一个扫描周期。边沿触发指令格式见表4-5

【例4-5】如图4-17所示的程序,若I0.0上电一段时间后再断开,请画出I0.0,Q0.0,Q0.1和Q0.2 图4-17 边沿触发指令应用实例 [解]如图4-17所示,在I0.0的上升沿,触点(EU)产生一个扫描周期的时钟脉冲,驱动输出线圈Q0.1通电一个扫描周期,Q0.0通电,使输出线圈Q0.0置位并保持。 在I0.0的下降沿,触点(ED)产生一个扫描周期的时钟脉冲,驱动输出线圈Q0.2通电一个扫面周期,是输出线圈Q0.0复位并报出。【例4-6】设计用一个单按钮控制一盏灯的亮和灭,即按奇数次按钮灯亮,按偶数次按钮等灭。 [解] 当I0.0第一次合上时,V0.0接通一个扫描周期,使得Q0.0线圈得电一个扫描周期,当下一次扫描周期到达,Q0.0常开触点闭合自

锁,灯亮。 当I0.0第二次合上时,V0.0接通一个扫描周期,使得Q0.0线圈闭合一个扫描周期。切断Q0.0的敞开触点和V0.0的敞开触点,使得灯灭。

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