微机原理之内存总线的接法

读写电路
③读/写原理
地址选通该位， 该位 写：行、列地址选通该位， 写控制线为高电位( 写控制线为高电位(读控制线为低 电位) G2管导通 管导通。 电位)，G3, G2管导通。数据线 上的一位数据1(或0)，通过G2 一位数据1( G2同 上的一位数据1(或0)，通过G2同 相加至T2,通过G3反相加至T1, T2,通过G3反相加至T1,强 相加至T2,通过G3反相加至T1,强 处为1 (或 强使T1 使T2 的Q处为1 (或0) ，强使T1 处为0 (或 的Q处为0 (或1) 。即将一位数据 写入该位存储器中。 写入该位存储器中。 行列地址选通该位， 地址选通该位 读：行列地址选通该位，读 控制线为高电位( 控制线为高电位(写控制线为低 电位) G1管导通 强迫T2 管导通。 电位) ，G1管导通。强迫T2 的Q 处的电位1( 0)与一位数据线相 1(或 处的电位1(或0)与一位数据线相 该位数据出现在数据线上， 通，该位数据出现在数据线上， 即完成了该位存储器的读出。 即完成了该位存储器的读出。
BHE
ALE RD
DT/ R DEN
写时序
时高; 时低； ①T1: 28脚: 写M时高 写IO时低； 脚 时高 时低 有效地址送至M/IO； 有效地址送至 ； 25脚输出 脚输出ALE, 34脚的 脚的BHE 脚输出 脚的 配合, 控制8282锁地址 锁地址; 配合 控制 锁地址 27脚的 脚的DT/R等待 等待DEN变低， 变低， 脚的 等待 变低 控制收发器8286发送数据； 发送数据； 控制收发器 发送数据 脚不变: 时高； 时低 时低； ②T2: 28脚不变 M时高；IO时低； BHE 脚不变 时高 25脚输出 脚输出ALE, CPU地址消失： 地址消失 脚输出 地址消失： A16～A19及S7为状态信息； ALE 为状态信息； ～ 及 为状态信息 WR (仅S3,S4指示段寄存器 指示段寄存器,P49) 仅 指示段寄存器 数据发往AD0～AD15直至 4; 直至T 数据发往 ～ 直至 26脚的 脚的DEN变低和 脚的 变低和27脚的 脚的 变低和 脚的DT DT/ R 一起控制收发器8286发送数据； 发送数据； 一起控制收发器 发送数据 29脚WR变为低电平 写操作。 DEN 变为低电平—写操作。 脚 变为低电平
写 写 写
③T3: CPU继续提供数据， 继续提供数据， 继续提供数据 并维持T2的有效状态 的有效状态。 并维持 的有效状态。 如前所述： ④TW: 如前所述： CPU在T3的下 在 降沿, 检测22脚 降沿 检测 脚READY: 检测到READY为低时 为低时, 当CPU检测到 检测到 为低时 就在T 之间插入等待周期 就在 3与T4之间插入等待周期 之间插入等待 TW，并维持 3的所有状态。之后 并维持T 的所有状态。之后, CPU在每个 W的前沿 检测 脚: 在每个T 在每个 的前沿, 检测22脚 检测到READY为高 当CPU检测到 检测到 为高 立即进入T4状态 状态。 时，立即进入 状态。 状态, ⑤T4: 到T4状态 CPU认为已成功 状态 认为已成功 将数据写入M或 ， 将数据写入 或I/O，因而撤除数 据，使各控制信号线和状态信号线 进入无效状态， 变成高电平， 进入无效状态，DEN变成高电平， 变成高电平 致使收发器停止工作。 致使收发器停止工作。
BHE
ALE RD
DT/ R
DEN
假设, 或 将数据放 ③T3: 假设 M或IO将数据放 至数据线， 通过AD0～ 至数据线，CPU通过 通过 AD15, 准备接收数据。 准备接收数据。 如前所述： ④TW: 如前所述： CPU在T3 在 的下降沿, 检测22脚 的下降沿 检测 脚READY: 检测到READY为 当CPU检测到 检测到 为 就在T 低时，就在 3与T4之间插入 等待周期T 插入TW的个数 等待周期 W（插入 的个数 与外设请求信号的持续时间长 短有关）。之后, ）。之后 短有关）。之后 CPU在每个 在每个 TW的前沿 检测 脚: 的前沿, 检测22脚 检测到READY为 当CPU检测到 检测到 为 高时，立即进入T 状态。 高时，立即进入 4状态。 ⑤T4: 在T4状态和前一状态交 界的下降沿处, 界的下降沿处 CPU对数据总 对数据总 线采样，从而获得数据。 线采样，从而获得数据。
2、存储器中的数据组织
(1)内存编址 (1)内存编址 字节编址的计算机系统中 一个字节分配一个内存地址。 的计算机系统中， 在字节编址的计算机系统中，一个字节分配一个内存地址。 16位字和32位双字各占有 位字和32位双字各占有2 个字节单元。 16位字和32位双字各占有2和4个字节单元。 例： 32位双字12345678H占内存 个字节地址24300H 24303H。 位双字12345678H占内存4 24300H～ 32位双字12345678H占内存4个字节地址24300H～24303H。 最低地址24300H为双字地址。 24300H为双字地址 最低地址24300H为双字地址。 (2)数据组织 (2)数据组织 (b)为大数端存放 (b)为大数端存放 (a)为小数端存放 (a)为小数端存放 数据的最低 数据的最低 8位占数据内存 字节… 的首字节… 数据的最高 数据的最高 8位占数据内存 字节。 的末字节。 数据的最高 数据的最高 8位占数据内存 字节… 的首字节… 数据的最低 数据的最低 8位占数据内存 字节。 的末字节。
微 处 理 器 CPU
34 32
29 28 27 26 25
22脚READY变为高电平 数据好。 脚 变为高电平—数据好 变为高电平 数据好。 25脚ALE与34脚BHE配合 锁地址 配合, 脚 与 脚 配合 锁地址; 28脚：读M时高；读IO时低 时高； 时低; 脚 时高 时低 27脚的 脚的DT/R与26脚DEN配合 配合, 脚的 与 脚 配合 控制收发器收 发数据； 控制收发器收/发数据； 32脚RD变为低电平 读操作 变为低电平—读操作 脚 变为低电平 读操作; 29脚WR变为低电平 写操作 变为低电平—写操作 脚 变为低电平 写操作;
4、半导体存储器分类
静态RAM（ 静态RAM（SRAM）无需刷新 RAM ） 随机存取存储器 （RAM） ） 闪速存储器 （U盘） 盘 动态RAM（ 动态RAM（DRAM）需要刷新 RAM ）
半导体 存储器
特殊电擦除可编程ROM 特殊电擦除可编程ROM 特殊EEPROM） （特殊 ） 掩膜式ROM 掩膜式
数 据 寄 存 器
读/写 控制 电路
存 储 器 字 节
存 储 器 体
存 储 器 字 节
读时序
时高； 时低; ①T1: 28脚：读M时高；读IO时低 脚 时高 时低 有效地址送至M/IO； 有效地址送至 ； 25脚输出 脚输出ALE, 34脚的 脚的BHE 脚输出 脚的 配合, 锁地址; 配合 由8282锁地址 锁地址 27脚的 脚的DT/R等待 等待DEN变低 变低, 脚的 等待 变低 控制收发器8286接收数据； 接收数据 控制收发器 接收数据； 脚不变:读 高 ②T2: 28脚不变 读M:高；读IO:低； 脚不变 低 25脚输出 脚输出ALE,CPU地址消失 地址消失: 脚输出 地址消失 高阻, AD0～AD15高阻 待读数据 ～ 高阻 待读数据; 26脚的 脚的DEN变低和 脚的 变低和27脚的 脚的 变低和 脚的DT/R 一起控制收发器8286接受数据； 接受数据； 一起控制收发器 接受数据 32脚RD变为低电平 读操作。 变为低电平—读操作 脚 变为低电平 读操作。
1、一位SRAM原理 一位SRAM原理 SRAM
①基本电路: T1,T2,T3,T4 基本电路: T4分别是 T2的负载 分别是T1 T3,T4分别是T1,T2的负载 电阻,四管组成触发器。 电阻,四管组成触发器。加电后 T1,T2必定一管饱和，另一管截 T1,T2必定一管饱和， 必定一管饱和 RAM。 止。工作时稳定: 静态RAM。 工作时稳定: 静态RAM ②行、列选择: T5,T6,T7,T8 列选择: T5,T6为行选管，T7,T8为 T5,T6为行选管，T7,T8为 为行选管 列选管，惟此四管全导通， 列选管，惟此四管全导通，即 行、列线全加高电位，触发器 列线全加高电位， 才可能与读写电路相连通。 才可能与读写电路相连通。
字、双字所占地址的首地址应为偶地址，称为字地址。 双字所占地址的首地址应为偶地址，称为字地址。 字地址
3、主要技术指标 指存储器可以容纳的二进制信息量。 (1)存储容量 — 指存储器可以容纳的二进制信息量。以存
储器中存储地址寄存器MAR的编址数与存储字位数的乘 储器中存储地址寄存器MAR的编址数与存储字位数的乘 MAR的编址数与存储字位数 积表示。 积表示。 可以用两个时间参数表示： (2)存储速度 — 可以用两个时间参数表示： 一个是“存取时间” Time）TA， 一个是“存取时间”（Access Time）TA，定义为从 启动一次存储器操作，到完成该操作所经历的时间。 启动一次存储器操作，到完成该操作所经历的时间。 另一个是“存储周期” Cycle）TMC， 另一个是“存储周期”（Memory Cycle）TMC，定 义为启动两次独立的存储器操作之间所需的最小时间间隔。 义为启动两次独立的存储器操作之间所需的最小时间间隔。 MTBF( Failures， (3)可靠性 — 用MTBF(Mean Time Between Failures， 平均故障间隔时间)来衡量， MTBF越长 可靠性越高。 越长， 平均故障间隔时间)来衡量， MTBF越长，可靠性越高。 性能/ (4)性能/价格比
BHE
ALE
WR
ቤተ መጻሕፍቲ ባይዱ
DT/ R DEN
BHE
BHE
ALE RD
ALE
WR
DT/ R DEN
DT/ R DEN
读操作时序
写操作时序
第四章 内存储器接口接口的基本技术 4.1 三种典型的半导体存储器芯片 4.2～ 4.2～3 半导体存储器接口的基本技术