K60时钟分配(中文)

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Ch3.1-Chip Configuration(k60中文)

3 芯片配置模块31 简介本章主要介绍有关微控制器内部各个模块的详细信息，包括：（1）当有设备插入时显示模块的时钟状态图；模块的时钟状态图时刻与设备保持一致（2）模块与模块之间详细的交互过程将在各个模块所在章节进行介绍；（3）提供有关详细信息的网络链接。

3.2 内核模块3.2.1 ARM Cortex-M4内核的配置本节将总结内核模块是如何在芯片内部被配置的。

有关该模块的详细文档可以参见ARM公司官方网站：http://www.arm.cm。

图3-1 内核配置3.2.1.1总线、互联及接口3.2.1.2系统滴答时钟系统滴答时钟源总是内核时钟——FCLK.，总结如下：（1）SysTick的控制寄存器与状态寄存器的CLKSOURCE位应总是置位，以选择SysTick 的时钟源为内核时钟；（2）因为参考时钟源FCLK是可变的，所以SysTick的校正值寄存器的TENMS位总是为0；（3）SysTick校正值寄存器的NOREF位应置位，以说明FCLK是唯一的可参考时钟源。

3.2.1.3调试工具该设备具有丰富的调试功能，包括运行控制及追踪功能。

标准的ARM调试接口支持JTAG及SWD接口，另外本设备同样支持cJTAG接口。

3.2.1.4内核权限级别在ARM的有关文档中其使用比本文档还要多的短语来区别不同的权限级别：14.2.2.2 嵌套向量中断控制器（NVIC）配置本节将简述模块在芯片内部是如何配置的。

有关这部分的详细说明可以参见ARM公司3.2.2.1中断优先级别设备为中断提供16个优先级别。

因此，在NVIC模块中IPR寄存器中每个资源都包含4个比特位。

例如，IPR0如下图所示：3.2.2.2不可屏蔽中断不可屏蔽中断直接由外部NMI引脚控制。

NMI引脚为复用功能引脚，因此必须配置NMI功能，将其设置为不可屏蔽中断请求。

3.2.2.3中断通道分配中断源配置定义如表14-4所示。

（1）中断向量号——当执行中断服务程序时，该值被存储在堆栈中；（2）IRQ号——非内核终端源计数，数值等于中断向量号减去16。

K60(Rev6-Ch43-RTC)(中文)

第43章实时时钟（RTC）43.1 简介43.1.1 特点RTC模块的特点包括：独立的电源供应，POR和32KHz晶体振荡器32位带32位警告的秒计数器带补偿的16位预分频器，可以改正0.12ppm和3906ppm之间的错误寄存器写入保护硬锁要求VBATPOR或软件复位使能写访问软锁要求系统复位使能写/读访问1Hz方波输出43.1.2 操作模式RTC运行在系统上电和系统掉电两种操作模式之一。

在系统掉电期间，RTC有备用电源供电，是和芯片的其他部分是电气隔离的，但是继续增加时间计数器（如果使能的话）。

RTC寄存器时不可访问的。

在系统上电期间，RTC保持备用电源供电。

所有的RTC寄存器可以通过软件访问，所有的功能是运作的。

如果使能的话，为芯片的其他部分提供32.768kHz 的时钟。

43.1.3 RTC信号描述表43-1 RTC信号描述43.2 寄存器定义所有的寄存器必须使用32位写才可以被访问，所有寄存器的访问有三个等待状态。

当控制寄存器中的主管访问位被清除时，通过用户软件写访问任何寄存器将会以总线错误结束。

用户软件读访问正常完成。

向一个被写访问寄存器保护的寄存器或锁定寄存器写入，不会产生总线错误，但写操作不会完成。

向一个被读访问寄存器保护的寄存器或锁定寄存器读取，不会产生总线错误，但会读出为0RTC 存储映像43.2.1 RTC 时间秒寄存器（RTC_TSR ）地址：RTC_TSR —4003_D000h 基址+0h 偏移=4003_D000hRTC_TSR 域描述43.2.2 RTC 时间预分频器寄存器（RTC_TPR ）地址：RTC_ TPR —4003_D000h 基址+4h 偏移=4003_D004hRTC_TPR 域描述43.2.3 RTC 时间报警寄存器（RTC_TAR ）地址：RTC_ TAR —4003_D000h 基址+8h 偏移=4003_D008hRTC_TAR 域描述43.2.4 RTC 时间补偿寄存器（RTC_TCR ）地址：RTC_TCR —4003_D000h 基址+Ch 偏移=4003_D00ChRTC_TCR 域描述地址：RTC_CR—4003_D000h基址+10h偏移=4003_D010h地址：RTC_SR —4003_D000h 基址+14h 偏移=4003_D014hRTC_SR 域描述43.2.7 RTC 锁定寄存器（RTC_LR ）地址：RTC_LR —4003_D000h 基址+18h 偏移=4003_D018hRTC_LR 域描述43.2.8 RTC 芯片配置寄存器（RTC_CCR ）地址：RTC_CCR —4003_D000h 基址+1Ch 偏移=4003_D01ChRTC_CCR 域描述43.2.9 RTC 写访问寄存器（RTC_W AR ）地址：RTC_WAR —4003_D000h 基址+800h 偏移=4003_D800hRTC_W AR 域描述43.2.10 RTC读访问寄存器（RTC_RAR）地址：RTC_RAR—4003_D000h基址+804h偏移=4003_D804hRTC_RAR域描述43.3 功能描述43.3.1 电源，时钟和复位RTC是一个一直供电块，使用备用电源供电（VBAT）。

K60(Rev6-Ch55-TSI)(中文)

第55 章触屏输入(Touch senseinput ,TSI)55.1 引言触摸感应输入（TSI）模块具有高灵敏和强鲁棒性的电容触摸感应检测能力。

通过独立的可编程的检测阈值和结果寄存器，TSI模块可以完成电容的测量。

TSI 模块在带有超低电流加法的低功耗模式下运行，能以一个触摸事件唤醒CPU。

它是一种稳定的电容测量模块，能够实现键盘触摸，旋转和滑动。

55.2 特点（1）具有多达16个输入的电容触摸感应式引脚和独立结果寄存器（2）具有可编程的阈值上下限，自动检测电极电容量的改变（3）在运行模式和低功耗模式下，自动周期扫描单元会有不同的占空比（4）为了实现键盘触摸，旋转，滑动，完全支持FSL触摸感应SW库（TTS）。

（5）运行在所有低功耗模式下：Wait, Stop, VLPR, VLPW, VLPS,LLS,VLLS{3,2,1}（6）能够从低功耗模式中唤醒MCU（7）配置中断：a.扫描结束中断或者超出范围中断b.TSI错误中断：电极板和VDD/VSS短路或者转换运行超时（8）补充温度和提供电压变化（9）在低功耗模式下，支持不需要外部晶体的操作，（10）每个电极电容量测量可以整合从1到4096次（11）可编程的电极振荡器和TSI参考振荡器可以实现模块灵敏度高，扫描时间短和功耗低的功能（12）在不需要外部硬件时，实现每个电极电容测量只需要使用一个引脚55.3 总述这部分是对TSI模块的总述。

下图给出了简化了的TSI模块结构图。

图55-1 触摸感觉输入结构图55.3.1 电极电容测量单元电极电容测量单元能感应一个TSI引脚的电容量变化和输出一个16位结果。

这个模块基于双振荡器架构。

其中一个振荡器和外部电极阵列连接，根据电极电容器震荡；而其他振荡器则根据内部参考电容器进行振荡。

在可配置的外部电极振荡器振荡期间，参考振荡器的周期计数值可以衡量引脚的电容量。

图55-2 TSI电容衡量单元结构图为了适应电极电容量的不同大小，电极振荡器使用一个可编程的电流源对引脚电容进行充电和放电，该电流源由SCANC[EXTCHRG]位进行选择。

K60(Rev6-Ch49-SPI)(中文)

第49章SPI（DSPI）49.1 导言串行设备接口（serial peripheral interface ，SPI）模块提供一个在MCU和一个外部设备之间进行通信的同步串行总线。

49.1.1 框图SPI（DSPI）的框图如下所示：图49-1 DSPI框图49.1.2 特性DSPI支持三种SPI特性：•全双工，四线同步传输•主机与从机模式•持续选择从机，使数据流工作在从机模式下•使用有4级TX FIFO缓冲进行传输操作•使用有4级RX FIFO缓冲进行接收操作•TX与RX的FIFO可以被分别地禁止，低延迟更新到SPI队列•TX和RX的FIFO在调试解除时是透明的•可对每一帧的传输属性进行编程：•2个传输属性寄存器•可以对串行时钟的极性和相位进行编程•多种可编程的延迟•串行帧长度可被编程为4到16位，通过软件控制可以扩展•可以连续保持片选•6个外设片选，可以用复用器扩展到64个•通过复用器稳定地支持多达32个设备片选•DMA支持附加到TX FIFO的入口并且从RX FIFO中移除入口•TX FIFO未满（TFFF）•RX FIFO未空（RFDF）•6个中断条件：•到达队列结尾（EOQF）•TX FIFO未满（TFFF）•当前帧传输完成（TCF）•在发送FIFO为空时试图发送（TFUF）•RX FIFO未空（RFDF）•在接收FIFO满时接收帧（RFOF）•全局中断请求线•在与低俗外设进行通信时使用变更的SPI传输格式•低功耗结构特性•支持停止模式•支持休眠模式49.1.3 DSPI配置DSPI模块始终工作在SPI配置下。

SPI配置允许DSPI发送和接收串行数据。

此配置允许SDPI工作像基本SPI模块一样，使用内部FIFO，支持外部队列操作。

发送数据和接收数据在不同的FIFO。

主机CPU或一个DMA控制器从接收FIFO读取接收数据，并且写发送数据到发送FIFO。

对于队列操作，SPI队列可以驻留在系统RAM，并扩展到DSPI。

k60介绍(中文)

第2章简介2.1 概要本章提供了Kinetis组合和K60系列产品的概述。

同时，本章提供了本文件所包涵设备的高水准的描述。

2.2 Kinetis组合Kinetis是低功耗可扩展和在工业上使用混合信号ARM®Cortex™-M4系列MCU的最好的组合。

第一部分介绍超过200引脚、外围设备和软件兼容性的5个MCU系列。

每个系列提供了优良的性能，与普通外设内存，内存映射，并提供内部和系列之间轻松迁移包和功能可扩展性。

Kinetis MCUs使用了飞思卡尔的新的90nm带有独特FlexMemory的薄膜存储器（TFS）闪存技术。

Kinetis系列MCU结合了最新的低功耗革新技术和高性能，高精密混合信号功能与连通，人机界面，安全及外设广泛。

Kinetis MCUs使用了飞思卡尔和ARM第三方合作伙伴的市场领先的捆绑模式。

表示低功耗混合信号USB 段LCD以太网加密和篡改检测DDR所有Kinetis系列都包涵强大的逻辑、通信和时序阵列和带有伴随着闪存大小和I/O数量的集成度等级的控制外围部件。

所有的kinetis系列包涵一下共同特征：· 内核：· ARM Cortex-M4内核提供1.25 DMIPS / MHz的DSP指令（浮点单元在kinetis系列可用）。

· 高达32位的DMA，同时尽可能减小CPU干预。

· 提供50MHz、72MHz和100MHz几种CPU频率（120MHz和150MHz在kinetis可用）。

· 超低功耗：· 10种低功耗操作模式通过优化外设执行和唤醒时间来延长电池寿命。

· 为了增加低功耗的灵活性，增加了低漏唤醒单元、低功耗定时器和低功耗RTC。

· 业界领先的快速换醒时间。

· 内存：· 从32 KB闪存/ 8 KB的RAM可扩展为1 MB闪存/128 KB的RAM。

同时使空白的独立闪存执行代码和固件更新。

K60（Rev6-Ch24-MCG）（中文）

第24章多用途时钟信号生成器（MCG）24.1 介绍多用途多用途时钟信号生成器（MCG）模块为MCU提供多种时钟源选项。

这个模块由一个频率环锁（FLL）和一个相位环锁（PLL）组成。

FLL可由一个内部或外部参考时钟控制，而PLL可由一个外部参考时钟控制。

这个模块要么在FLL或PLL输出时钟之间，要么在内部参考时钟或外部参考时钟之间选择一个时钟源以作为MCU系统时钟。

MCG操作与晶体振荡器有关，其中晶体振荡器允许一个外部晶体、陶瓷共振器或外部时钟源产生外部参考时钟。

24.1.1 特性MCG模块的关键特性：◆频率环锁（FLL）。

●数控石晶（DCO）。

●DCO可设置时钟范围有四个。

●低频率外部参考时钟源的编程选项和最大DCO输出频率。

●内外参考时钟可以作为FLL源。

●可以作为其他片上外设的时钟源。

◆相位环锁（PLL）●电压控制振荡器（VCO）●外部参考时钟作为PLL时钟源。

●VCO频分模块。

●相位/频率检测器。

●集成环过滤器。

●可以作为其他片上外设的时钟源。

◆内参考时钟生成器●9个微调位的精确慢时钟●4个微调位的快时钟●可以被用作FLL的时钟源。

在FEI模式下，只有慢内参考时钟（IRC）可以被用作FLL源。

●无论是快时钟还是慢时钟都不能用作MCU的时钟源●可以作为其他片上外设的时钟源。

◆低功耗的石晶时钟发生器位MCG外部参考提供控制信号：●HGO，RANGE，EREFS◆从晶振获得外部时钟●可被用作FLL或PLL的时钟源●可被用作MCU的时钟源◆从RTC获得外部时钟●只能作为FLL的时钟源●只能选择MCU的时钟源◆带有重置请求能力的外部时钟监视器，可以在FBE，PEE，BLPE或者FEE模式下对外部时钟进行监测◆在PLL中使用的有中断请求能力的锁检测器◆外时钟参考的内参考时钟自动裁切功能（ATM）。

◆FLL和PLL的参考分频。

◆为其他片上设备提供时钟源的MCG PLL 时钟(MCGPLLCLK)◆为其他片上设备提供时钟源的MCG FLL时钟(MCGPLLCLK)◆为其他片上设备提供时钟源的MCG Fixed Frequency时钟(MCGPLLCLK)◆为其他片上设备提供时钟源的MCG 内参考时钟(MCGPLLCLK)图24-1 多用途时钟生成器（MCG）框图24.1.2 运行模式MCG共有九中运行模式：FEI，FEE，FBI，FBE，PEE，BLPI，BLPE，和终止模式。

K60(Rev6-Ch38-PDB)(中文)

第38章可编程延时模块（Programmable Delay Block，PDB）注意：有关此模块的特定芯片的实现详细信息实例，请参阅芯片配置一章。

38.1 概述PDB可以为内部或外部触发源提供可控制的延时，可以为ADC的硬件触发输入或为DAC的产生提供可编程的间隔。

这样就可以为ADC转换和DAC输出的完成提供精确的时间。

PDB模块还可以提供脉冲输出，就跟CMP模块中的采样窗口一样。

38.1.1 特性1．多达15种输入触发中断源和软件触发中断源2．多达8路的可配置PDB通道一个PDB模块对应一个ADC为每个PDB 通道ADC 触发器选择一个触发器输出的ADC 硬件触发器和多达8 个预输出每个输出有一个16位的延时寄存器可选的旁路电阻运行模式有单次触发模式和连续模式背靠背模式，可以使得ADC转换完成后触发下个PDB通道可编程的延时中断顺序错误中断每个触发器有一个通道标志和一个顺序错误标志支持DMA3．高达8路的DAC内部触发源每个DAC模块有一个内部触发输出每个DAC触发输出有一个16位的内部延时寄存器可选旁路延迟时间间隔触发寄存器可选的外部触发源4．高达8路的脉冲输出脉冲输出可以独立的使能或禁止脉宽可调注意：PDB 的数量的输入和输出出发是与特定芯片有关的。

详细信息请参阅芯片配置信息。

38.1.2 实现下面的字母表示触发数量：1．N-总的可用的PDB通道数2．n-PDB通道号，范围0～N-13．M-每个PDB通道的总得可用的触发器4．m-触发号，范围0～M-15．X-总的DAC内部触发数量6．x-DAC内部触发号，范围0～X-17．Y-总的脉冲输出8．y-脉冲输出号，范围0-Y-1注意：模块输出的数量触发的核心是与特定芯片的。

输出触发执行的核心模块，请参阅芯片配置信息。

38.1.3 背靠背的确认连接PDB背靠背操作确认连接是与具体芯片有关的。

关于实现，参考芯片配置说明。

38.1.4 DAC外部触发输入连接DAC的外部触发输入连接的实现是与具体芯片有关的。

K60系统时钟模块

14.2 电源管理模块
电源模式组成
电源管理控制器为用户提供了多达10种电源模式。分别是： RUN、WAIT、VLPR、VLPW STOP、VLPS、LLS、VLLS3、VLLS2、 VLLS1。
电源模式功能 • 1 电源模式切换
任意时刻的芯片复位都会使芯片转到正常的运行状态。在运行、等待和停止模式的不同转换过程中，必须开启电源调节器的功能。
系统时钟功能（续）
SIM模块能对系统的各种时钟进行配置，它的SCGCx寄存器可以对每个模块的时钟进行单独的开启和关闭，该寄存器在复位时被清零，从而使得相应模块的时钟被关闭。
14.1 时钟系统
时钟系统的框图
14.1 时钟系统
时钟设置方法对时钟的设置，必须满足一定的要求。 1）内核和系统时钟频率必须在 100MHz以内。 2）总线时钟频率不大于50MHz，且必须是内核时钟的整数分频。 3）Flash模块时钟频率不大于25MHz，且必须是总线时钟的整数分频。 4）FlexBus时钟频率不大于总线时钟。
14.3 端口控制与中断模块
端口控制与中断模块简述
端口控制与中断模块支持外部中断、数字滤波和端口控制等功能。
端口控制
若启动端口功能，端口的数字滤波器功能在所有数字引脚复用功能有效。对于32位的端口的每个引脚都可以独立地配置其功能。同一端口的所有数字滤波器以时钟为单位的滤波带宽相同，只有当这个端口的数字滤波器功能被禁用时才能更改带宽值。
14.4 看门狗
计算机正常运行（COP）看门狗
当应用软件与期望的运行不相符时，COP看门狗试图强制系统复位。任何复位之后，COP计数器都会被激活。服务于（清除）COP计数器的写SRS操作不应被放置在中断服务例程（ISR）中，因为即使主要的应用程序失败，ISR也可能继续被周期地执行。当MCU在激活后台模式，COP计时器暂时停用。

K60(Rev6-Ch25-OSC)(中文)

第25章振荡器（Oscillator，OSC）25.1 概述OSC模块是一个晶体振荡器，此模块同一个外部石英晶体或谐振器相连，为MCU产生一个参考时钟。

注意：关于此模块的特定芯片实现实例详情请参见芯片配置章节。

25.2 特性与模式主要特性：●支持32kHz晶振（低频模式）●支持3-8MHz，8-32MHz晶振和谐振器（高频模式）●自动增益控制（Automatic Gain Control ，AGC），可以在低电压模式下使用高频率3–8 MHz和8–32 MHz以降低功耗●高增益可选频率范围：32kHz,3–8MHz,和8–32MHz●电压和频率过滤器可以确保时钟的频率和稳定性●具有从EXTAL引脚接入的可选旁路时钟●MCU时钟系统使用单时钟●在Stop模式下，片上外设可以使用两种时钟25.3 框图OSC模块使用晶振或谐振器产生三个经过滤波的振荡时钟信号。

三个时钟从OSC模块输出：用于MCU系统的OSCCLK，片上外设的OSCERCLK以及OSC32KCLK。

OSCCLK 只能工作在运行模式。

OSCERCLK和OSC32KCLK可以工作在低功耗模式。

对于时钟源的分配，参考MCU的时钟分配的说明。

关于本MCU的外部参考时钟源，参考芯片配置章节。

图25-1为OSC模块的框图。

图25-1 OSC模块框图25.4 OSC信号说明25.5 外部晶振/谐振器连接晶振/谐振器频率的引用连接如表25-2所示。

当使用低频率，低功耗模式时，唯一的外部部件就是晶振或陶瓷谐振器本身。

在其它振荡器模式中还需要负载电容（Cx，Cy）和反25.6 外部时钟连接在外部时钟模式，引脚连接如图25-6所示。

注意：当GPIO替换功能配置成外部时钟连接时，XTAL可以用作GPIO。

25.7 存储器映射/寄存器定义一些振荡器模块寄存器位通常被复用到其他模块中，例如MCG或SIM。

25.7.1 OSC Control Register (OSC_CR)注意：在OSC被使能并且开始产生时钟之后，其它配置如低功耗和频率范围就不能被修改了。

Ch06-RstBoot(k60中文)

第六章复位和启动6.1 简介MCU支持的复位源有：表6-1 复位源除了EzPort和MDM-AP复位之外，每个系统复位源在系统复位状态寄存器（SRSH和SRSL）都有相应的位。

详见模式控制器一章。

EZP_引脚决定的功能模式下选择单片（默认）模式或串行flash编程MCU在CS（EzPort）模式而退出复位状态。

详见启动选项。

6.2 复位此部分讨论基本的复位机制和复位源。

一些引发复位的模块可以配置为触发中断。

参见各独立外设章节获取更多信息。

6.2.1 上电复位（POR）当给MCU上电或提供的电压低于上电复位重置电压（V POR）时，POR电路会触发POR 复位。

当电压升高时，LVD电路保持MCU处于复位状态直到电压大于LVD低电压阈值（V LVDL）。

POR复位后SRSL寄存器的POR和LVD位亦重设。

6.2.2 系统复位MCU复位是一种可以使芯片回到初始状态的方法。

系统复位起始于全面监管的片上调节器和来自于内部参考的系统时钟发生器。

当芯片退出复位时，它按如下顺序操作：·从中断向量表0偏移开始读取开始SP（SP_main）·从中断向量表4偏移开始读取PC·LR设置为0xFFFF_FFFF片上外设模块和非模拟IO引脚最初都被置为禁止。

复位之后模拟引脚被默认为相应的模拟功能。

复位时，JTAG相应的输入引脚被配置为：·TDI上拉（PU）·TCK下拉（PD）·TMS上拉相应的输出引脚被配置为：TDO既不上拉也不下拉注意到nTRST初始被配置为禁止的，然而一旦被配置为JTAG功能时，它的相应输入引脚被配置为：·nTRST上拉6.2.2.1 外部引脚复位（PIN）RESET是一个专用引脚。

该引脚开漏和内部上拉。

RESET将芯片从任何模式唤醒。

在该引脚复位时，SRSL[PIN]被置位。

6.2.2.1.1复位引脚过滤RESET引脚在所有的模式中都支持数字过滤。

K60(Rev6-Ch55-TSI)(中文)

第55 章触屏输入(Touch sense input ,TSI)55.1 引言触摸感应输入（TSI）模块用高灵敏和增强的鲁棒性提供触摸感觉检测的能力。

每个TSI 引脚实现一个带有个别可编程检测槽电极性能力的措施和结果寄存器。

TSI模块在当前额外低加法器和以一种触摸事件唤醒CPU的条件下能够作用于若干个低电源模块。

它为触摸键盘，旋转式机器，滑块提供一种稳定有能力的措施。

55.2 特点（1）支持和带有结果寄存器一样多的16个输入电容性触摸感觉式的引脚（2）自动检测带有可编程的低和高开端的电极性电容量的改变（3）为运行和低电源模块，自动周期扫描不同占空因数周期单元（4）完全支持为实现触摸键盘，旋转式机器，滑块，带有FSL触摸感应SW库（TTS）。

（5）运行在所有低电源模块：Wait,Stop, VLPR, VLPW, VLPS,LLS,VLLS{3,2,1}（6）有从低电源模块中唤醒MCU的能力（7）配置中断：a.结尾扫描或者超出范围中断b.TSI错误中断：对VDD/VSS的短暂停留或者超出转换范围（8）补充温度和补充电压变化（9）支持甚至在低电压模式下不需要外部晶体的操作（10）从1到4096次每个电极性能量量度的配置的整合（11）对于高灵敏的可编程的电极性振荡器和TSI索引振荡器，小的扫描时间和低电源功能（12）在没有外部硬件需要时仅在每个电极性实现时使用一个引脚55.3 总述这部分展现了TSI模块的总体描述。

以下的图展现简化了的TSI模块时序图。

图55-1 触摸感觉输入时序图55.3.1 电极性电容量量度单元电极性电容量量度单元能感觉一个TSI引脚的电容量和一个16位结果输出。

这个模块基于两体振荡器的结构。

一个振荡器和外部电容性阵列连接，根据电极性电容震荡，其他根据内部参考电容震荡。

在有许多可配置的外部电极性振荡器振荡期间，参考振荡器的计数时间用来衡量引脚的电容量。

为了适应电极性电容量不同的大小，电极性振荡器用一个可编程的5位二进制的当前源来对引脚电容进行充电和放电。

K60-Enthernet(中文)

第44章10/100-Mbps 以太网物理层通信（Ethernet MAC ，ENET）44.1 导言MAC-NET的核心在于通过10/100 MAC连接，实现了第3层网络加速功能。

这些功能为客户端应用提供线速服务，被设计用来加速处理各种通用网络协议，例如IP，TCP，UDP和ICMP。

说明关于任何特殊功能实现的内容，详情参见设备的芯片配置章节。

44.1.1 概述核心实现了符合IEEE802.3-2002标准的双倍速10/100 Mbps Ethernet MAC。

MAC层提供了符合半双工或全双工的10/100Mbps Ethernet LAN。

MAC的工作是可以完全被程序控制的，并且可以在NIC（Network Interface Card，网络通信接口卡），桥接或开关中应用。

核心实现了基于IETF RFC 2819的远程网络监控（remote network monitoring ，RMON）的计数器。

核心还实现了一个硬件加速块，以优化网络提供IP和TCP，UDP，ICMP 协议服务功能的网络控制器的性能。

加速块在硬件中起到关键功能，此功能一般通过大型软件在高层实现。

核心实现了可编程的嵌入式FIFO，它可以为低损流控制的接收路径进行缓存。

增强版的电源管理功能可以进行异常包检测，也可以对掉电模式进行编程。

对于工业用途的自动化应用，IEEE 1588标准正在成为以太网中精确时间同步的主要技术。

它为分布的控制节点克服以太网的缺陷提供了精确的时钟同步信号。

使用IEEE 1588的可编程的10/100 Ethernet MAC集成了一个有时间戳的标准的IEEE802.3 Ethernet MAC。

44.1.2 特性MAC-NET核心包含下列特性。

44.1.2.1 Ethernet MAC特性实现了全部802.3的功能，包含首部/SFD的生成，帧框架的生成，CRC的生成与检验。

动态配置支持10/100 Mbps工作。

k60头文件详解

system_MKL26Z4 主要是为KL26配置时钟，可以自己写一个时钟配置函数。

就像32原子那样，很简单的，但是有点麻烦。

1. MCGOUTClock 是KL26非常重要的一个时钟，KL26有好多时钟源，但是这些时钟源都会经过各种变换得到MCGOUTClock，而各个模块的时钟都是由MCGOUTClock经过分频得到的。

可以所这是一个承上启下的时钟，及其重要。

2.下面介绍MCGOUTClock 得到的三种方法第一：内部时钟（分为内部低速时钟和内部高速时钟，其中内部低速时钟不会分频，内部高速时钟可以配置分频）第二：PLL或者FLL时钟第三：外部时钟（通过外部晶振得到的）3.三种时钟源当中一般选择外部接晶振，然后产生PLL时钟，然后通过PLL时钟产生MCGOUTClock 。

P LL=XTAL(外部时钟晶振（OSCCLK）)/MCG_C5_PRDIV * （MCG_C6_VDIV0) + 24）P LL时钟只有一种来源，就是外部晶振。

外部时钟晶振为低速（小于1M时）FLL=XTAL(外部时钟晶振（OSCCLK）)/（MCG_C1_FRDIV*2）*FLL倍频因子（由MCG_C4_DMX32和FCTRIM决定）。

外部时钟晶振为低速（大于1M时）FLL=XTAL(外部时钟晶振（OSCCLK）)/（32*MCG_C1_FRDIV*2）*FLL倍频因子（由MCG_C4_DMX32和FCTRIM决定）。

内部低速晶振FLL=INT_SLOW_CLK*FLL倍频CG_C4_D因子（由MMX32和FCTRIM决定）。

FLL的时钟有两个来源，外部时钟（晶振）和内部低速时钟4.下面介绍MCGOUTClock 输出的几种时钟最常用的SystemCoreClock和BusClock，就是由MCGOUTClock 得到的一次分频输出三种时钟第一：内核时钟core_clock第二：系统时钟 system_clock第三：平台时钟 platform——clock因为这三种时钟频率都是一样的，所以一般把他们统称为SystemCoreClock二次分频输出两种时钟第一：总线时钟BUS_clock第二：Flash_clock一般统称为BUS_clock4.system_MKL26Z4.c文件夹下 SystemInit函数介绍芯片复位的时候从FEI模式下开始运行，此时由单片机内部低速振荡器（时钟）产生的FLL提供时钟，因为内部振荡器不是特别准确，所以一般单片机都会采用外部晶振提供时钟，SystemInit（）函数完成了这个任务。

K60存储器映射（Rev6-Ch04-MemoryMap）（中文）

K60存储器映射（Rev6-Ch04-MemoryMap）（中文）第4章存储映射4.1 概要本芯片包含多种存储器和外设存储映射，一共有4G连续地址空间。

本章节将详细的介绍存储和外设地址的存储空间。

4.2 系统存储映射下表显示了高级设备存储映射。

表4-1 系统存储映射1. EzPort主机端口和DMA主机端口复用。

内核、DMA和EzPort 的访问权限是由AIPS-Lite外设桥和GPIO模块地址空间限制的。

2. ARM Conrtex-M4内核访问也包含调试接口。

4.2.1 混合位宽区SRAM_U,AIPS-Lite和GPIO模块源依靠Conrtex-M4内核混合位宽区。

处理器包含32MB混合位宽区，与两个1MB的混合位宽区相连。

每个32位的32MB空间有自己独立的混合位宽区。

在混合区的32位写操作和位宽区的读写操作一样。

写到混合区的值的第0位有如下作用：·写1到第0位是用于置位。

·写0到第0位是用于清零。

从混合区读数据：· 0x0000_0000是清零。

· 0x0000_0001是置位。

图4-1 混合位宽映射4.3 Flash存储映射有多种flash存储和flash寄存器，它们的基地址都是不一样的。

如下图所示。

图4-2 只包含可编程flash存储映射图4-3 包含FlexNVM的存储映射4.4 SRAM存储映射片上RAM分为SRAM_L和SRAM_U。

同时SRAM_L和SRAM_U 是连续的存储映射。

详细信息见SRAM阵列。

对于SRAM_L和SRAM_U如果处于片外时，在请求总线主机访问总线时将会产生一个错误。

4.5 外设桥存储映射外设存储映射在闩开关的0x4000_0000到0x400F_FFFF区有两个从机端口。

外设实现了2个外设桥(AIPS-Lite0和1)：· AIPS-Lite0占512KB· AIPS-Lite0占508KB，4KB的GPIO。

K60(Rev6-Ch53-I2S)(中文)

53.1.1 框图
下面的图描述了 I2S 的组织结构。它包括:建立端口的控制寄存器，状态寄存器，有 FIFO 队列寄存器的独立发送和接收电路，为了发送和接收的独立的顺序时钟和帧同步发生器。第二组 Tx 和 Rx FIFO 队列复制了用于第一组 FIFO 队列的逻辑。
图 53-1 面向用户的 I2S 框图
列可以用于网络模式从而为发送和接收提供两个独立的通道 •可编程数据接口模式，例如 I2S, lsb- and msb-aligned •可编程单词长度（8, 10, 12, 16, 18, 20, 22 or 24 位） •用于帧同步和时钟发生器的编程选项 •可编程的 I2S 模式（主，从，正常） •在 I2S 的主模式下过采样时钟作为 SRCK 的输出 •AC97 支持 •用于发送和接收部分的完全独立的时钟和帧同步选择。在 AC97 标准中时钟来自外部
53.1.2 特性
I2S 包含以下特性： •有独立或共享的内/外部时钟和帧同步的独立（异步）或共享（同步）的发送和接收部
分，在主或从模式下工作。 •使用帧同步的正常操作模式 •允许多个设备共享端口多大三十二个时段的网络操作模式 •无需同步帧的门控时钟操作模式 •两组 FIFO 发送和接收队列。四组 FIFO 队列中每组都是 15x32 位。两组 Tx/Rx FIFO 队
寄存器位的详细信息和字段功能以位顺序紧跟寄存器图表。
I2S 内存映射
绝对地址寄存器名
宽度访问复位值
段/页
（hex）
（位）权限
4002_F000 I2S 发送数据寄存器 0(I2S0_TX0) 32
R/W 0000_0000h 53.3.1/
1693
4002_F004 I2S 发送数据寄存器 1(I2S0_TX1) 32

K60(Rev6-Ch11-PORT)(中文)

11端口控制与中断11.1 简介有关此模块的特定芯片的应用详细信息实例，请参阅芯片配置章节。

11.1.1 概述端口控制与中断(PORT)模块支持外部中断、数字滤波和端口控制功能。

对于32位的端口的每个引脚都可以单独的配置其功能，大多数功能都能直接影响端口，而无需考虑多路复用状态。

本章描述是PORT模式的每个引脚的使用实例。

不是每个端口的所有引脚都在专用的设备上实现了这些功能。

11.1.2 特性1）引脚中断：（1）每个引脚有对应的中断标志位和使能寄存器；（2）可配置每个引脚为边沿触发（上升沿，下降沿）或电平触发（高电平，低电平）（3）支持配置每个引脚的中断和DMA请求；（4）支持低功耗模式下的异步唤醒；（5）在所有数字引脚的复用模式中可以使用引脚中断；2）数字输入滤波器：（1）每个引脚的数字滤波器可以被任何数组外围复用引脚使用；（2）每个引脚有独立的使能或屏蔽控制位；（3）数字输入滤波器的5位的可选时钟源决定滤波大小；（4）在所有数字引脚的复用模式的数字滤波器有效3）端口控制（1）独立的上拉电阻控制寄存器，选择上拉、下拉、不上拉；（2）独立的驱动能力寄存器，选择高驱动或低驱动；（3）独立的斜率寄存器，选择快速变化或缓慢变化；（4）独立的输入被动的过滤器寄存器，选择使能或禁止；（5）独立的开环寄存器，选择使能或禁止；（6）独立的复用控制功能寄存器，选择模拟量输入，GPIO等最多6个特殊的数字功能；（7）在所有数字引脚的复用模式中可以选择使用功能配置寄存器。

11.1.3 操作模式11.1.3.1 运行模式在运行模式下，PORT能正常工作。

11.1.3.2 等待模式在等待模式下，PORT仍正常工作。

而当检测到使能的中断时，可被配置退出低功耗模式。

DMA请求在等待模式下仍会产生，但不会退出低功耗模式。

11.1.3.3 停止模式在停止模式下，除非被配置成使用1kHz的LPO时钟源运行，否则数字输入过滤器功能将被屏蔽。

K60(Rev6-Ch42-CMT)(中文)

第42章载波调制发射器（CMT）42.1 简介载波调制发射器（CMT）模块为各种编码方案提供产生协议时序和载波信号的途径。

CMT结合硬件处理重要的或者长时间的定时，结合来自CPU的信号产生，释放出更多的带宽处理其他的任务如代码数据生成，数据解压，或键盘扫描。

CMT不包括特定协议的专用硬件配置，但是为了在功能上满足处理大多数协议的时序尽可能少的CPU干预的要求。

当关闭调制器时，一些CMT寄存器可以直接用来改变红外输出信号的状态。

这一特点致使下一代协议定时信号很难通过当前的架构而产生。

42.2 特点这个模块的特点包括：1．4种操作模式（1）时序；带高和低时序的独立控制（2）带宽（3）频移键控（FSR）（4）直接软件控制CMT_IRO信号2．延长时间，带宽，FSK空间操作的模式3．可选择的输入时钟分频器4．周期结束中断（1）能够关闭CMT_IRO信号并且作为定时器中断使用42.3 框图下图显示了CMT的框图。

图42-1 CMT模块框图42.4 操作模式CMT模块在以下模式中运行。

时间—当在时间模式中运行时，用户独立的定义高低载波信号时序来决定周期和占空比。

基带—当MSC[BASE]位被置位时，对该模块的载波输出（fcg）被一直拉高为了允许基带协议的产生。

频移键控（FSR）--这种模式允许载波产生器在高低时序2个置位之间更改。

当运行在FSK模式中，发生器将会在两个置位间切换当被模块指示允许用户动态的在2个载波频率间切换而不需要CPU干预。

CMT模式的概要列于表42-1表42-1 CMT操作模式1.为了防止虚假操作，在开始传输之前初始化所有的数据和控制寄存器（MSC[MCGEN=1）。

2.这些位不是双缓冲的，在传输时不能更改（在MSC[MCGEN]=1时）。

注意模块的方式到核心模式的任务是芯片特定的。

对于模块到内核模式的任务，请参阅本章介绍如何配置模块。

42.4.1 等待模式操作在等待模式中，如果CMT使能，将会继续正常运行。