基于FPGA双RAM乒乓操作的数据存储系统的研究_图文(精)
FPGA的2个SRAM乒乓选择控制
FPGA的2个SRAM乒乓选择控制现代化生产和科学研究对图像采集系统要求日益提高。
传统图像采集系统大都是基于PC机上，而在一些特殊的场合，尤其是在实时性要求较高时，普通的PC机显然无法满足应用要求。
文中设计了一种基于ARM和FPGA的嵌入式的图像采集存储系统，可以很好地解决实时的嵌入式图像采集和存储问题。
它主要包括图像采集模块、图像处理模块以及图像存储模块等。
1 系统结构及工作原理本系统的结构模型，如图1所示。
图像采集模块负责采集原始图像，并将原始图像数据送给FPGA，采用了可编程视频输入处理器SAA7113H。
原始图像数据送到FPGA后，FPGA将原始图像数据暂存于两个SRAM中，系统采用了Alter公司的EPlK30TCl44—3和ICSI公司的IS6LV25616AL。
一帧图像采集完成后，ARM将图像数据通过FPGA取出，进行必要的处理，并形成图片文件存到CF卡中，本系统选用了Philips公司的LPC2214。
图像采集芯片将原始图像数据传到FPGA，FPGA将图像原始数据暂存于SRAMl中，当一帧图像存储完后，下一帧图像数据存于SRAM2中。
同时，将SRAMl中的数据送给ARM，ARM在对原始图像进行必要的处理后，将图像数据以图片文件的方式存储在CF卡中。
这样就实现了嵌入式高速图像采集和存储功能，用户可以很方便地将CF卡上的图片上传到PC机中进行进一步的分析和处理。
2 系统硬件设计2．1 图像采集模块用可编程视频输入处理器SAA7113H进行视频信号处理。
SAA7113H内部集成了强大图像色度、亮度处理功能以及多种输出模式；有32个工作寄存器，在系统复位时，必须通过I2C总线对其进行初始化。
本系统使用灰度图像，没有使用色度信号，所以数据线为8位。
SAA7113H与FPGA 的接口，如图2所示。
2．2 FPGA模块FPGA主要作用是把图像采集芯片传过来的图像原始数据，采取乒乓操作的方式，暂存于两片SRAM中。
基于FPGA的乒乓球游戏机控制器设计毕业设计(论文)
基于FPGA的乒乓球游戏机控制器设计本科生毕业设计(论文) 第I页基于FPGA的乒乓球游戏机设计摘要Verilog是甚高速集成电路硬件描述语言。
目前，verilog已成为许多设计自动化工具普遍采用的标准化硬件描述语言。
verilog语言功能性强，覆盖面广，灵活性高，具有很好的实用性。
本文设计一个基于verilog的乒乓游戏机，乒乓游戏机由状态机、记分器、译码显示器与按键去抖等部分所组成。
通过对各部分编写verilog程序，然后进行编译、仿真、逻辑综合、逻辑适配，最后进行编程下载，并且通过EDA实验箱的验证，实现乒乓游戏机的基本功能。
关键词：verilog；EDA；乒乓游戏机AbstractVERILOG is high speed IC hardware describe language. VERILOG already becomes the language of normalizing hardware describe that a lot of design automation implement adopts commonly at present. The VERILOG language function is strong. The face covering is broad, flexibility high and have the very good pragmatism. One main body of the book is designed waits for what part group is accomplished owing to that VERILOG table tennis game machine, table tennis game machine go to tremble from state machine, marker, decoding display and button. By compiling and composing VERILOG procedure to every part, then compiling, simulate, logic synthesis, logic fitting. Carry out programming time be loaded with finally. Then verification and by GW48 type EDA experiment box, realize table tennis game machine’s fundamental function.Key words: VERILOG：EDA; Table tennis game machine目录1 绪论 (1)1.1课题的背景和意义 (1)1.2国内外研究现状 (1)1.3本论文的主要内容 (2)2 Quartus II与Modelsim 软件简介 (3)2.1Quartus II 简介 (3)2.2Modelsim简介 (4)3 方案选择与系统总体设计 (6)3.1整体方案的选择 (6)3.1.1设计任务与要求 (6)3.1.2设计的原理和方法 (7)3.1.3芯片的选择 (8)3.2系统总体设计 (8)3.2.1乒乓游戏机的组成示意图 (8)3.2.2本系统的逻辑分框图 (9)4 系统各部分电路的详细设计 (10)4.1七段数码管显示译码电路 (10)4.2按键去抖电路 (11)4.3状态机设计 (11)4.3.1状态机的6种状态及状态转移 (11)4.3.2状态机/球台控制电路 (13)4.4记分器设计 (15)5 系统的整体综合与仿真 (16)5.1顶层文件设计 (16)5.2系统程序框图： (17)5.3整个系统的综合与仿真 (18)5.3.1 电路符号 (18)5.3.2 系统仿真 (18)6 系统的运行与仿真过程 (20)6.1系统程序的编译 (20)6.2 系统的仿真 (22)结论 (24)谢辞 (25)参考文献 (26)附录 (27)1 绪论1.1课题的背景和意义随着人们的物质生活越来越好了，人们开始对娱乐生活有了新的要求，特别是进入新世纪以来各种电子产品的不断出现，更是促进了我国电子行业的发展，为此，能够推出一款新的游戏产品是非常有前景的，本设计正是考虑了当前的社会现状，想设计出一款“乒乓球”游戏机，以往可能有过这方面的设计出现过，但是那些大多数都是采用的单片机等来实现的，本设计将采用最新的FPGA技术对“乒乓球”游戏机进行实现。
fpga 乒乓球游戏机
基于FPGA的乒乓球游戏机设计Design of the table tennis game based on FPGA摘要FPGA在复杂逻辑电路以及数字信号处理领域中扮演越来越重要的角色。
FPGA有很高的数据处理速度，这就为我们处理高速信号提供了便利条件。
本次设计是以示波器为显示器，基于FPGA构造一个乒乓球游戏机。
用FPGA产生两组PWM波，通过两条I/O口线将信号传给RC低通滤波器，取出PWM信号的均值电压，输给示波器的XY模式。
这样我们就可以在示波器上观察到一亮点移动。
同时设置了计分机制，得分在七段数码管上显示双方得分。
关键字：FPGA Verilog 乒乓球游戏机AbstractFPGA in complex logic circuit and digital signal processing technology plays an increasingly important role.FPGA has very high data processing speed, this is for us to deal with high speed signal to provide convenient conditions. The design is based on the oscilloscope display, based on the FPGA structure of a table tennis ball game machine. Using FPGA to generate a two set of PWM wave, by two I / O line transmits a signal to the RC low-pass filter, remove the PWM signal of the average voltage, lost to the XY model. So that we can in the oscilloscope to observe an window mobile. By setting the button to generate the control signal, transmitted to the FPGA and the bright spot motion control. At the same time set a scoring mechanism, scoring in the seven digital tube display the scores of both parties.Keyword: FPGA Verilog table tennis game目录摘要 (2)Abstract (3)第一章设计任务与要求 (5)1.1设计任务 (5)1.2基本要求和扩展指标 (5)第二章系统总体设计 (6)2.1理论分析与计算 (6)2.1.1 PWM 调制原理 (6)2.1.2 理论计算 (6)2.2系统总体框图 (7)第三章电路分析与模块设计 (9)3.1低通滤波电路 (9)3.2增益放大电路 (9)3.3按键击球得分控制 (10)3.4七段数码管显示 (10)第四章系统软件设计 (12)4.1系统软件总体设计 (12)4.2判断显示函数 (13)附录一：硬件原理图 (15)附录二：程序清单 (16)第一章设计任务与要求1.1设计任务通过FPGA开发平台构造一台乒乓球游戏机。
FPGA设计的四种常用思想与技巧乒乓操作
FPGA设计的四种常用思想与技巧乒乓操作FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以根据需要重新配置其内部硬件电路。
在FPGA设计中，有许多常用的思想和技巧，其中之一就是乒乓操作。
乒乓操作是指通过交替使用两个资源或状态来实现其中一种功能或优化设计的一种方法。
本文将介绍FPGA设计中的四种常用思想与技巧乒乓操作。
1.数据缓冲乒乓操作：数据缓冲乒乓操作是指在设计中使用两个缓冲区交替存储数据。
一个缓冲区用于接收数据，另一个缓冲区用于处理数据。
当一个缓冲区正在接收数据时，另一个缓冲区可以同时进行数据处理。
这种乒乓操作可以提高数据处理的效率，减少数据处理的延迟。
2.时钟域乒乓操作：时钟域乒乓操作是指在设计中使用两个时钟域交替操作。
一个时钟域用于采样输入数据，另一个时钟域用于处理数据。
这种乒乓操作可以实现不同时钟域之间的数据交换和同步。
例如，可以将输入数据从一个时钟域同步到另一个时钟域，然后再进行处理。
这种乒乓操作可以解决时钟域之间的异步问题，提高设计的可靠性和性能。
3.状态机乒乓操作：状态机乒乓操作是指在设计中使用两个状态机交替执行其中一种功能。
一个状态机用于执行一些任务，另一个状态机用于处理其他任务。
这种乒乓操作可以实现多任务的并行处理。
例如，可以将一个状态机用于处理输入数据，另一个状态机用于处理输出数据。
这种乒乓操作可以提高设计的并行度，加快任务的执行速度。
4.存储器乒乓操作：存储器乒乓操作是指在设计中使用两个存储器交替读写数据。
一个存储器用于读取数据，另一个存储器用于写入数据。
这种乒乓操作可以实现数据的连续读写，提高存储器的访问效率。
例如，可以将一个存储器用于读取输入数据，另一个存储器用于写入输出数据。
这种乒乓操作可以减少存储器的读写延迟，提高数据的传输速度。
综上所述，FPGA设计中的乒乓操作是一种常用的思想和技巧，可以提高设计的效率和性能。
通过数据缓冲乒乓操作、时钟域乒乓操作、状态机乒乓操作和存储器乒乓操作，可以实现数据的并行处理、时钟域的同步、多任务的执行和存储器的高效访问。
基于FPGA的DDR2 SDRAM数据存储研究
２１ Ｄ Ｒ ． Ｄ ２系统 架构 功能定 义
１ Ｄ Ｒ Ｄ Ａ 概 述 Ｄ ２Ｓ Ｒ Ｍ
Ｄ Ｒ （ ｏｂｅＤ ｔ Ｒ ｔ ２ Ｓ Ｒ Ｍ 器 件 是 由 Ｄ ２ Ｄ ｕ ｌ ａ ａｅ ） Ｄ Ａ ａ ＪＤ Ｃ 电子设备 工程 联 合 委员 会 ） 行 开发 的新 ＥＥ（ 进
摘
要： Ｄ ２Ｓ Ｒ Ｍ具有存取速度快， Ｄ Ｒ Ｄ Ａ 容量大等特点， 它在 内存、 显存及数据暂存方面有着广
泛 的应 用。本 文基 于 Ｘ ｌ ｘＶ ｎ ｘ ｘ０ Ｐ Ａ对 Ｄ Ｒ Ｄ Ａ 数 据存 取 做 了较 为 详 细的探 ｉｎ ｉｅ５ Ｆ ７ Ｔ Ｆ Ｇ ｉ Ｄ ２Ｓ Ｒ Ｍ
沿 同时进行数 据传输 的基本 方式 ， Ｄ Ｒ 但 Ｄ ２内存 却
拥有两倍于上一代 Ｄ Ｒ内存预读取能力（ ｉ数 Ｄ ４ｂ ｔ 据读预取） 。即 Ｄ Ｒ Ｄ ２内存每个时钟能够以４ 倍外
收 稿 日期 ： ０９一ｌ ４ ２０ ２—１
同而不同 ，ｉｅ Ｖｒｘ ｔ ５内部是 Ｆ Ｏ形式的接 口。 Ｉ Ｆ （） ２ 控制逻辑层
第２ ７卷 第 ２期
２１ 年 ００ ４月
贵州大学学报（ 自然科 学版）
Ｊｕ ａ ｕｚｏ ｎ ｅｓｙ（ ａ ｒｌ ｃ ｎｅ） ｏｒ ｌ ｆ ｉ ｕＵ ｉ ｒ ｔ Ｎ ｔ ａ Ｓｉ ｃｓ ｎ ｏＧ ｈ ｖ ｉ ｕ ｅ
Ｖｏ．２ ｏ １ ７ Ｎ ．２ Ａ ｒ ００ ｐ ．２ １
准， 与用于 写入 的数据 中心 对准 。 对 Ｄ Ｒ Ｄ Ａ 器 件 的读 取 和写 入 访 问 为 Ｄ ２Ｓ Ｒ Ｍ
４ ｌ） Ｆ Ｇ ０ｎ ，Ｐ Ａ芯片的集成度成倍提高 ， ｎ 时钟频率
已经达 到数吉 赫兹 。 数 据 采集 系统 采样 频 率 的不 断 提高 对数 据 存 储也提 出 了越 来越高 的要求 ， 高速 采样 和大容量 持 续存储 已经成 为存储 领域 的一个发展 方 向 ， 并且 已
基于FPGA乒乓球游戏
基于FPGA的乒乓球游戏的设计与实现引言FPGA(FieldProgrammableGateArray)，现场可编程门阵列。
它是继PAL、GAL、CPLD等可编程器件的基础上进一步发展的成果。
它作为专用集成电路(ASIC)领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
作为一种可编程器件，FPGA与传统的数字电路和门电路相比，它采用逻辑单元阵列的模式，内部包含有可配置逻辑模块、输出输入模块和内部连线三个部分。
通过硬件描述语言(如VHDL语言)完成的电路设计，可以通过综合与布局，快速烧录至FPGA芯片上进行测试。
SOPC(SystemOnProgrammableChip)，可编程片上系统。
它是用可编程逻辑技术把整个系统放到一块硅片上，用于从事嵌入式系统的系统研究和电子测量处理等领域。
SOPC是一种特殊的嵌入式系统，它既是片上系统(SOC)，即由单个芯片完成整个系统的主要逻辑功能，但它又不是简单的SOC，也是可编程系统，具有灵活的设计方式，可裁剪、可扩充、可升级，并具备软硬件在系统可编程的功能。
1乒乓球游戏玩法介绍将双通道示波器作为显示屏。
将两路信号输入示波器中，让示波器工作在X／Y模式。
单片机实验板上的两个按钮作为控制键分别用于左击球和右击球，当小球接近屏幕左边时按下左击球可将球击回右侧，右侧击球亦然。
小球可以按照一定的抛物线轨迹自动在屏幕上左右运动，连续按下两次击球键能够击出高抛球，使球飞行距离增高。
当球接触到屏幕边沿而未按下击球键则被判定为输球。
2实验器件CycloneIII(EP3C10E144C8)FPGA实验板，单片机P89V51实验板(含按键显示屏等)，电阻导线若干。
Altera公司生产的CycloneIIIFPGA芯片具有低功耗、低成本和高性能等特点。
其体系结构包括高达120K的垂直排列逻辑单元(LE)、以9-Kbit(M9K)模块构成的4Mbits嵌入式存储器、200个18x18的嵌入式乘法器。
基于FPGA乒乓球游戏机Verilog设计
基于FPGA乒乓球游戏机Verilog设计整理者：G゛佑咡江西师范大学电子信息工程前言：此类程序鉴于网上大多是VHDL设计，所以我整理一份Verilog设计供初学者参考，因为时间关系，程序没有优化，也没有注释，如有不妥的地方，请大家多提意见。
摘要：本文使用FPGA 芯片来模拟实际的乒乓球游戏。
本设计是基于Altera 公司的FPGA Cyclone II 芯片EP2C5T144C8 的基础上实现，运用Verilog HDL 语言编程，在Quartus II 软件上进行编译、仿真，最终在开发板上成功实现下载和调试。
1 乒乓球游戏机系统组成乒乓球比赛游戏机的组成如图1 所示。
比赛规则约定:五局三胜; 1 分一局; 裁判发出比赛开始信号,触发FPGA 内部随机数发生器模块产生首次发球权方;比赛进行中,选手连续两次获得发球权后, 发球权交予对方,如未获发球权方发球, 裁判端犯规音响电路鸣响;6 个LED 排列成行模拟乒乓球台（因为我的开发板上只有6个LED灯，比赛开始时候中间两个灯亮，如果有条件的话有10来个灯最好了）; 点亮的LED 模拟乒乓球,受FPGA 控制从左到右或从右到左移动; 比赛选手通过按钮输入模拟击球信号, 实现LED 移位方向的控制; 若发亮的LED 运动在球台中点至对方终点之间时,对方未能及时按下击球按钮使其向相反方向移动, 即失去一分。
2 功能模块设计图1 中,基于FPGA 设计的控制端为整个系统的核心,其内部主要由简易随机数发生器、发球权控制器、乒乓球位置控制器、甲乙方计分控制器、犯规音响控制器等模块组成。
整个控制端采用模块化设计,先用Verilog 语言编写功能模块,然后用顶层原理图将各功能模块连接起来。
设计的难点在于协调各模块工作,严格遵守各信号间时序关系。
本系统采用50MHz系统时钟。
2. 1 简易随机数发生器比赛首次发球权由随机数发生器产生的数据决定,其随机性要求不严, 因此,采用非常简单的模式产生,即一旦FPGA 上电, 系统时钟百分频产生一方波信号square,当裁判闭合开始比赛开关产生start 信号上升沿时,读取此时squar e信号值作为随机数发生器输出data_rand。
基于FPGA的双口RAM实现及应用
基于FPGA的双口RAM实现及应用随着技术的飞快进展，大量的高速数据采集和在线测试对现代工业测控系统和仪器仪表的功能和性能提更高要求。
CPU并行工作(双系统)方式得到广泛应用。
为了使2个单片机能够迅速有效交换信息，充分利用系统资源，采纳双口RAM实现存储器分享是目前较为流行的办法。
大容量、高速器件具有集成度高、体积小、灵便可重配置、试验风险小等优点，在复杂数字系统中得到越来越广泛的应用。
数字设计采纳l 片FPGA器件、存储设备和一些电气接口匹配电路的解决计划已成为主流挑选计划。
用FPGA来实现双口RAM的功能可以很好地解决并行性和速度问题，而且其灵便的可配置特性使得基于FPGA的双口RAM易于举行修改、测试及系统升级，可降低设计成本，缩短开发周期。
1 双口RAM简介双口RAM是在1个SRAM存储器上具有两套彻低自立的数据线、地址线和读写控制线，并允许两个自立的系统同时对其举行随机性拜访的存储器，即分享式多端口存储器。
双口RAM最大的特点是存储数据分享。
1个存储器配备两套自立的地址、数据和控制线，允许两个自立的CPU 或控制器同时异步地拜访存储单元。
由于数据分享。
则必需具有拜访仲裁控制。
内部仲裁规律控制提供以下功能：对同一地址单元拜访的时序控制；存储单元数据块的拜访权限分配：信令交换规律(例如中断信号)等。
双口RAM可用于提高RAM的吞吐率，适用于实时数据缓存。
CY7C006A是公司生产的16 kb×8高速双口静态RAM，存取速度小于20 ns。
该器件具有真正的双端口，可以同时举行数据存取，两个端口具有自立的控制信号线、地址线和数据线，另外通过主／从挑选可以便利地扩存储容量和数据宽度。
通过器件的信号量标记器，左、右两端口可以实现器件资源分享。
2 双口RAM在FPGA中的实现本设计采纳自顶而下的设计思想。
选用公司的Spartan-6 FPGA器件，基于低功耗45 nm、9-金属铜层、双栅极氧化层工艺技术，提供高级第1页共4页。
基于FPGA的乒乓球游戏设计解读
软件部分 VHDL
--逻辑矢量转换为无符号数以便比较
count_value1<=unsigned(count1); count_value2<=unsigned(count2); compare_value1<=unsigned(compare1); compare_value2<=unsigned(compare2);
软件部分 C语言
int main (void) { Xuint32 Status; //读取GPIO初始化状态 XGpio Push_Bottons_4Bit; //定义GPIO按钮 XGpio Led_8Bit; //定义GPIO Xuint32 DataRead; //读取按钮数据 Xuint32 PWM[256]; //抽样256个点，保存在数组 Xuint32 count=0x0; //定义计分变量 int i,j=2,dir=1,inside_flag,hit_flag; //定义轨迹方向变量、 击球标志、可击球标志
signal divclk : std_logic; --分频时钟 signal count1 : std_logic_vector(0 to 15):=X"0000";--计数器1 signal count_value1: unsigned(0 to 15); --无符号计数值1 signal count2 : std_logic_vector(0 to 15):=X"0000";--计数器2 signal count_value2 : unsigned(0 to 15); --无符号计数值2 signal compare1 : std_logic_vector(0 to 15); --比较匹配值1 signal compare_value1: unsigned(0 to 15); --无符号比较匹配值1 signal compare2 : std_logic_vector(0 to 15); --比较匹配值2 signal compare_value2 : unsigned(0 to 15); --无符号比较匹配值2 signal dir1 : std_logic:='1'; --计数器1计数方向标志1为增计数，0为减计数 signal dir2 : std_logic:='1'; --计数器2计数方向标志1为增计数，0为减计数 signal slv_reg0 : std_logic_vector(0 to C_SLV_DWIDTH-1);
FPGA之乒乓操作
FPGA之乒乓操作1.乒乓操作原理 乒乓操作是⼀个主要⽤于数据流控制的处理技巧，典型的乒乓操作如图所⽰： 外部输⼊数据流通过“输⼊数据选择控制”模块送⼊两个数据缓冲区中，数据缓冲模块可以为任何存储模块，⽐较常⽤的存储单元为双⼝RAM（Dual RAM），SRAM，SDRAM，FIFO等。
在第1个缓冲周期，将输⼊的数据流缓存到“数据缓冲1”模块，在第2个缓冲周期，“输⼊数据选择控制”模块将输⼊的数据流缓存到“数据缓冲2”模块的同时，“输出数据选择控制”模块将“数据缓冲1”模块第⼀个周期缓存的数据流送到“后续处理”，模块进⾏后续的数据处理，在第三个缓冲周期，在“输⼊数据选择控制”模块的再次切换后，输⼊的数据流缓存到“数据缓冲1”模块，与此同时，“输出数据选择控制”模块也做出切换，将“数据缓冲2”模块缓存的第⼆个周期的数据送到“后续处理模块”，如此循环。
这⾥正是利⽤了乒乓操作完成数据的⽆缝缓冲与处理，乒乓操作可以通过“输⼊数据选择控制”和“输出数据选择控制”按节拍，相互配合地进⾏来回切换，将经过缓冲的数据流没有停顿的送到“后续处理模块”。
⽐如将乒乓操作运⽤在液晶显⽰的控制模块上，如图所⽰。
对于外部接⼝传输的图像数据，以⼀帧图像为单位进⾏SDRAM的切换控制，当SDRAM1缓存图像数据时，液晶显⽰的是SDRAM2的数据图像；反之，当SDRAM2缓存图像数据时，液晶显⽰的是SDRAM1的数据图像，如此反复，这样出路的好处在于液晶显⽰图像切换瞬间完成，掩盖了可能⽐较缓慢的图像数据流变换过程。
2.FPGA乒乓操作代码2.1 FPGA设计代码1module pingpang2 (3input clk ,4input rst_n ,5input [7:0] data_in , // 输⼊数据6output reg [7:0] data_out // 输出数据7 );89// ------------------------------------------------------ //10reg [7:0] buffer1 ; // 缓存111reg [7:0] buffer2 ; // 缓存212reg wr_flag ; // 写标志，wr_flag=0，写buffer1，wr_flag=1，写buffer213reg rd_flag ; // 读标志，rd_flag=0，读buffer2，rd_flag=1，读buffer114reg state ; // 状态机，0：写1读2,1：写2读1，状态转移和输出分开编码15// ------------------------------------------------------ //16// 状态转移17always @ (posedge clk or negedge rst_n)18begin19if(rst_n == 1'b0)20begin21 state <= 'b0;22end23else24begin25 state <= !state;26//case(state)27// 1'b0 : state <= 1'b0; // 写1读2->写2读128// 1'b1 : state <= 1'b1; // 写2读1->写1读229// default : state <= 1'b0;30//endcase31end32end33// ------------------------------------------------------ //34// 状态输出35always @ (state)36begin37case(state)381'b0:39begin40 wr_flag = 1'b0; // 写141 rd_flag = 1'b0; // 读242end431'b1:44begin45 wr_flag = 1'b1; // 写246 rd_flag = 1'b1; // 读147end48default:49begin50 wr_flag = 1'b0;51 rd_flag = 1'b0;52end53endcase54end55// ------------------------------------------------------ //56// 写buffer数据57always @ (posedge clk or negedge rst_n)58begin59if(rst_n == 1'b0)60begin61 buffer1 <= 8'b0;62 buffer2 <= 8'b0;63end64else65begin66case(wr_flag)671'b0 : buffer1 <= data_in; // wr_flag = 0，写buffer1 681'b1 : buffer2 <= data_in; // wr_flag = 1，写buffer2 69default :70begin71 buffer1 <= 8'b0;72 buffer2 <= 8'b0;73end74endcase75end76end77// ------------------------------------------------------ //78// 读buffer数据79always @ (posedge clk or negedge rst_n)80begin81if(rst_n == 1'b0)82begin83 data_out <= 8'b0;84end85else86begin87case(rd_flag)881'b0 : data_out <= buffer2; // rd_flag=0，读buffer2 891'b1 : data_out <= buffer1; // rd_flag=1，读buffer1 90default : data_out <= 8'b0;91endcase92end93end94// ------------------------------------------------------ //95endmodule2.2 FPGA仿真代码`timescale 1ns / 1psmodule pingpang_tb();reg clk ;reg rst_n ;reg [7:0] data_in ;wire[7:0] data_out;always #10 clk = ~clk;initialbeginrst_n <= 1'b0 ;clk <= 1'b0 ;#2010;rst_n <= 1'b1 ;endalways @(posedge clk or negedge rst_n)beginif(!rst_n)data_in <= 'd0;elsedata_in <= data_in + 1'b1;endpingpang dut(.clk (clk ),.rst_n (rst_n ), .data_in (data_in ),.data_out (data_out ) );endmodule3.仿真结果。
基于FPGA的SDRAM乒乓读写操作设计
Ｄｅ ｓ ｉ ｇ ｎ ｏ ｆ ｔ ｈｅ Ｓ ＤＲＡＭ Ｐｉ ｎｇ －ｐｏ ｎｇ Ｒｅ ａ ｄ －ｗｒ ｉ ｔ ｅ Ｏｐｅ ｒ ａ ｔ ｉ ｏ ｎ ｓ Ｂａ ｓ ｅ ｏ ｎ ｔ ｈｅ Ｆ ＰＧＡ
Ｙ Ａ ＮＧ Ｈ ｕ ｉ ｊ ｉ ａ ｎ ，Ｔ Ｉ Ａ Ｎ Ｃ ｈ ｅ ｎ ｇ ｊ ｕ ｎ ，Ｙ Ａ ＮＧ Ｚ ｈ ｉ ｊ ｕ ａ ｎ ，Ｌ Ｉ Ａ Ｏ Ｘ ｉ ｎ ｇ ｙ ｕ ， Ｙ Ａ ＮＧ Ｙ ａ ｎ ｇ
第３ ８ 卷第 ２工大学学报 （ 自然 科 学 版 ）
基于FPGA双RAM乒乓操作的数据存储系统的研究
【 关键词】Ｐ Ａ； ＡＭ； ＦＧ Ｒ 乒乓操作 ０ 引 言
经过 ７ ０年 的 不 断 发 展 ，Ｐ Ａ 已 由 当 初 的 １０ ＦＧ ２ ０门发 展 成 为 今 天 的 百万 门级 。通 过 不 断 更 新 优 化 产 品架 构 和生 产 工 艺 。 现 了 更 多 的 实
ａ ｄａ Ｉ ｔ ｏｉ Ｅ Ｔ Ｒ １ ｏ ｎｏＯ： ｄ ｒ：Ｎ ｓ ｌｇｃＶ Ｃ Ｏ （ｌｄｗ ｔ １ ｄ
模式 ， ＡＤ芯 片 准 换 输 出 的 数 据 由其 写 入 。Ｂ端 口配 置 为 读 写 模 式 ， 可 以 方 便 验 证 出 读 出 数 据 的正 确 性 。 同时 每 个 端 口都 具 有 使 能 和读 写 管
脚 。Ａ ｄａ和 ａ ｄｂ是 地 址 线 ，ｌａ和 ｃｋ ｄｒ ｄｒ ｃｋ ｌｂ是 时 钟 ，ｉａ和 ｄｎ ｄｎ ｉｂ是 Ａ、 Ｂ 端 口输 入 的 数 据 ，ｏ ｔ ｄ ｕｂ是 Ｂ端 口输 出 的 数 据 ，ｎ ｅａ和 ｅｂ是 Ａ、 ｎ Ｂ端 口 的 使 能 信 号 ，ｅ ｗ ｎ和 ｗ ｂ是 Ａ、 ｅ Ｂ端 口 的读 写 信 号 。
科技信息
。机械 Байду номын сангаас电子 ０
Ｓ ＩＮＣ ＣＥ Ｅ＆Ｔ Ｃ Ｏ ＯＧ Ｆ Ｒ Ｔ Ｏ Ｅ ＨＮ Ｌ ＹＩ Ｏ ＭＡ Ｉ Ｎ Ｎ
２１ ０ ０年
第 ２ 期 ｌ
基于 Ｆ ＧＡ双 Ｒ Ｐ ＡＭ 乒乓操 作的 数据存储系统的研究
钱黄生 ’ 夏忠珍 （． １中国电子科技集团公司第四十一研究所 山东 青岛 ２ ６ ５ ；． ６ ５ ５２南京立汉化学有限公司 江苏 南京 ２ １０ ） １ １２
本。
ｄ ｎ ： Ｎ ｔ ｏ ｃ ｉ ａ Ｉ ｓｄ ｌ ｉ ＶＥ Ｔ Ｒ １ ｄｗ ｔ ｏ ： ｇ Ｃ Ｏ （３ ｏ ｎｏ １
FPGA乒乓球实验报告
ELSIF aha="0001"and ala=bla+2 and bha="0001"
ELSIF bha="0001"and bla=ala+2 and aha==‘1’
B赢一局 bwin=‘1’
PROCESS(d) BEGIN CASE d IS WHEN"0000"=>q<="1000000"; WHEN"0001"=>q<="1111001"; WHEN"0010"=>q<="0100100"; WHEN"0011"=>q<="0110000"; WHEN"0100"=>q<="0011001"; WHEN"0101"=>q<="0010010"; WHEN"0110"=>q<="0000010"; WHEN"0111"=>q<="1111000"; WHEN"1000"=>q<="0000000"; WHEN"1001"=>q<="0010000"; WHEN others=>q<="1111111"; END CASE; END PROCESS; 四位二进制数转七段数码管显示
模块DISP
ARCHITECTURE fwm OF fenpinqi IS CONSTANT m:INTEGER:=5000000;（五百万） SIGNAL tmp:STD_LOGIC; BEGIN PROCESS(clk1,tmp) VARIABLE cout:INTEGER:=0; BEGIN IF clk1'EVENT AND clk1='1' THEN cout:=cout+1; IF cout<=m THEN tmp<='0'; ELSIF cout<m*2 THEN tmp<='1'; ELSE cout:=0; END IF; END IF; END PROCESS; clk<=tmp; END fwm; 一千万分频电路分频为5HZ,0.2S (0.1S~0.5S)
这样就可以在fpga内部实现2个双口ram了
这样就可以在fpga内部实现2个双口ram了这样就可以在fpga内部实现2个双口ram了经过斑竹的提示，修改了程序，现在就可以在fpga内部实现2个双口ram了，可以实现乒乓操作了library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_ARITH.all;use IEEE.STD_LOGIC_UNSIGNED.all;entity dualportram isport(clk : in std_logic;--dout_1: inout std_logic_vector(7 downto 0);--dout_2: inout std_logic_vector(7 downto 0)dout : inout std_logic_vector(7 downto 0));end dualportram;architecture action of dualportram iscomponent lpmramdp_1PORT(data : IN STD_LOGIC_VECTOR (15 DOWNTO 0);wren : IN STD_LOGIC := '1';wraddress : IN STD_LOGIC_VECTOR (11 DOWNTO 0);rdaddress : IN STD_LOGIC_VECTOR (12 DOWNTO 0);clock : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));end component;component lpmramdpplusPORT(data : IN STD_LOGIC_VECTOR (15 DOWNTO 0);wren : IN STD_LOGIC := '1';wraddress : IN STD_LOGIC_VECTOR (12 DOWNTO 0);rdaddress : IN STD_LOGIC_VECTOR (13 DOWNTO 0);clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );end component;signal wrCount_1 : std_logic_vector (11 DOWNTO 0);signal rdCount_1 : std_logic_vector (12 DOWNTO 0);signal dataIn_1 : std_logic_vector (15 downto 0);signal dataOut_1 : std_logic_vector (7 downto 0);signal wrCount_2 : std_logic_vector (12 DOWNTO 0);signal rdCount_2 : std_logic_vector (13 DOWNTO 0);signal dataIn_2 : std_logic_vector (15 downto 0);signal dataOut_2 : std_logic_vector (7 downto 0);signal flag:std_logic;beginprocess(clk)beginif rising_edge(clk) thenwrCount_1 <= wrCount_1 + 1;rdCount_1 <= rdCount_1 + 1;wrCount_2 <= wrCount_2 + 1;rdCount_2 <= rdCount_2 + 1;flag <= not flag;if (flag = '1') thendout <= dataOut_1;elsedout <= dataOut_2;end if;end if;end process;u1: lpmramdp_1port map(data => dataIn_1,wren => '1',wraddress => wrCount_1,rdaddress => rdCount_1,clock => clk,--q => dout_1q => dataOut_1);u2: lpmramdpplusPORT map(data => dataIn_2,wren => '1',wraddress => wrCount_2, rdaddress => rdCount_2,clock => clk,--q => dout_2q => dataOut_2);end;。
基于FPGA双RAM乒乓操作的数据存储系统的研究_图文(精)
科技信息。
机械与电子o2010年第2l期基于FPGA双RAM乒乓操作的数据存储系统的研究钱黄生1夏忠珍z11。
中国电子科技集团公司第四十一研究所山东青岛266555;2.南京立汉化学有限公.-3江苏南京211102l【搐要】本文阐速了在对实时性要求较高,而对数据存储深度要求不高的数据采集系统中,用FPGA构建双RAM来乒乓存储数据的方法,重点介绍了乒乓操作的控制方法。
本方法在XILINX9.1软件中通过时序仿真。
并且通过XC2VP20验证了本方法完全能够满足设计的要求。
【关键词】FPGA;KAM;乒乓操作0引言经过70年的不断发展,FPGA已由当初的1200门发展成为今天的百万门级。
通过不断更新优化产品架构和生产工艺,实现了更多的逻辑单元、更高的性能、更低的单位成本和功耗【11。
本文用到的FPGA是xilinx公司Virtex-Il Pro家族的xc2vp20芯片,它包含2个POWER PC处理器.20880个cell.多达290KB的分布式RAM以及88个18KB的Block RAM嘲。
由于本系统的存储深度不大,所以采用FPGA片内资源来构建RAM。
这样效率更高.且使用方便,而且还可以避免板级信号干扰。
既节省了印制板空间又节约了成本。
1乒乓操作原理乒乓操作口棚是种经常应用于数据流控制的处理方法。
图l是它的典型操作示意图。
乒乓操作的处理流程为:输人数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区.数据缓冲模块选择双口RAM (DPRAM或单r】RAM,FIFO等。
在第一个周期,将输入的数据流缓存到。
数据暂存单元1”:在第2个周期,通过“输人数据选择单元”的切换,将输入的数据流缓存到“数据暂存单元2”,同时将“数据暂存单元1”缓存的第1个周期数据通过“输出数据选择单元”的选择。
输送到“数据处理单元”即上位机凄走进行处理;在第3个缓冲周期通过“输人数据选择单元”的再次切换,将输入的数据流缓存到“数据暂存单元1”,同时将“数据暂存单元2”缓存的第2个周期的数据通过“输出数据选择单元”切换,输送到“数据处理单元”进行运算处理。
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科技信息。
机械与电子o2010年第2l期基于FPGA双RAM乒乓操作的
数据存储系统的研究
钱黄生1夏忠珍z
11。
中国电子科技集团公司第四十一研究所山东青岛266555;2.南京立汉化学有限公.-3江苏南京211102l
【搐要】本文阐速了在对实时性要求较高,而对数据存储深度要求不高的数据采集系统中,用FPGA构建双RAM来乒乓存储数据的方法,重点介绍了乒乓操作的控制方法。
本方法在XILINX9.1软件中通过时序仿真。
并且通过XC2VP20验证了本方法完全能够满足设计的要求。
【关键词】FPGA;KAM;乒乓操作
0引言
经过70年的不断发展,FPGA已由当初的1200门发展成为今天
的百万门级。
通过不断更新优化产品架构和生产工艺,实现了更多的
逻辑单元、更高的性能、更低的单位成本和功耗【11。
本文用到的FPGA是xilinx公司Virtex-Il Pro家族的xc2vp20芯
片,它包含2个POWER PC处理器.20880个cell.多达290KB的分布
式RAM以及88个18KB的Block RAM嘲。
由于本系统的存储深度不
大,所以采用FPGA片内资源来构建RAM。
这样效率更高.且使用方
便,而且还可以避免板级信号干扰。
既节省了印制板空间又节约了成
本。
1乒乓操作原理
乒乓操作口棚是种经常应用于数据流控制的处理方法。
图l是它的典型操作示意图。
乒乓操作的处理流程为:输人数据流通过“输入数据选择单元”将
数据流等时分配到两个数据缓冲区.数据缓冲模块选择双口RAM (DPRAM或单r】RAM,FIFO等。
在第一个周期,将输入的数据流缓存到。
数据暂存单元1”:在第2个周期,通过“输人数据选择单元”的切换,将输入的数据流缓存到“数据暂存单元2”,同时将“数据暂存单元1”缓存的第1个周期数据通过“输出数据选择单元”的选择。
输送到“数据处理单元”即上位机凄走进行处理;在第3个缓冲周期通过“输
人数据选择单元”的再次切换,将输入的数据流缓存到“数据暂存单元1”,同时将“数据暂存单元2”缓存的第2个周期的数据通过“输出数
据选择单元”切换,输送到“数据处理单元”进行运算处理。
如此循环。
输入输出数
数据据
数据刊l(D骱PRA甑M1}
选择选择处
单元单元理
堕
2选l
I数篙DPA单M亍2
P一
2选l了E 图1典型乒乓操作操作示意图
乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换,将经过缓冲的数据流不断输送到“数据流运算处理模块”进行运算与处理。
将乒乓操作模块作为一个整体,通过观察此模块两端的数据,发现输入数据流和输出数据流都是连续不断的,因此非常适合对数据流进行流水线式处理。
所以乒乓操作常常应用于流水线式算法.完成数据的无缝缓冲与处理。
本文采用这种方法是为了实现采样后的数据能被较连续地输送人上位机进行处理,显示波形等。
2FPGA仞化双口RAM
Xilinx公司为相应的FPGA器件提供了很多的IP核,可根据需要调用来直接使用。
例化双口M时.可以选择Block RAM来例化4Kx 32bit的双口RAM。
component dpram
port(
addra:IN std_logie_VECTOR(1l downto0;
addrb:IN std_logic—VECTOR(1l downto o;
clka:IN std_logic;
cikb:IN std_logie;
dina:IN std—logic_VECTOR(13downto o;
dinb:IN std_logic—VECTOR(I3downto o;
doutb:OUT std—logic_VECTOR(13downto o;
erla:IN std_logic;
enb:IN std_logic;
w能:IN std_logie;
web:IN std—logic;
end component;
双端¨RAM两个端口完全独立,支持宽度1到256bit,深度2到IM字的数据。
双端口RAM由两套地址线、控制线和数据线组成.分别与两端的系统相连。
本文双端口RAM一端连接AD芯片的数据输出端,另一端通过PCI9054与L位机CPU交换数据。
A端口配置为只写模式,AD芯片准换输ffj的数据由其写入。
B端订配置为读写模式,可以方便验证出读出数据的正确性。
同时每个端口都具有使能和读写管脚。
Addra和addrb是地址线.elka和clkb是时钟。
dina和dinb是A、B 端几输入的数据.doutb是B端Ll输出的数据,ella和errb是A、B端口的使能信号,wea和web 是A、B端u的读写信号。
3逻辑实现
数据2选l单元选择切换两块RAM的地址线、读写线以及使能线。
对于单块双端n RAM,A端¨输入数据时,地址线即为计数器产生的连续地址,输入数据就是AD 芯片转换后的数宁信号。
计数器记到数据写满RAM空间时,停止计数。
此时等待CPU读取,此时另外一块RAM正在输出数据。
CPu通过其B端【J读出数据。
伞部完成后再进行轮换。
对第2片RAM进行写撩作.读取第1块R^M内数据
(aJ读写梅供信}仿真田
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(b实际采样敷据波形田
圈2仿真与实际采样数据波形图
数据流进行无缝传输时,在理想的乒乓读写时序下,此时RAM为非读即写状态。
读写切换控制信号较简单,但是采样率为20MHz以及系统总线为CPCI情况下,CPU读取数据的时间远小于FPGA内部双口RAM写入相同数据的时间。
于是可能导致以下情况:A端口输人数
据后,CPU读取另外一RAM数据还未完成,即出现等n:转第96页
基于FPGA双RAM乒乓操作的数据存储系统的研究
作者:钱黄生, 夏忠珍
作者单位:钱黄生(中国电子科技集团公司第四十一研究所,山东,青岛,266555, 夏忠珍(南京立汉化学有限公司,江苏,南京,211102
刊名:
科技信息
英文刊名:SCIENCE & TECHNOLOGY INFORMATION
年,卷(期:2010(21
参考文献(4条
1.冯远辉.FPGA的现状及展望.电子设计应用,2006,
2.
2.Xilinx Corp.Virtex-ⅡPro and Virtex-Ⅱ Pro X Platform FPGAs.2005.10.
3.李春杰.李旭春.FPGA设计的思想与方法[J].电测与仪表,2005,42:470.
4.王志,罗新民.基于乒乓操作的异步FIFO设计及VHDL实现[J].电子工程
师,2005,3l(6.
本文链接:/Periodical_kjxx201021694.aspx。