电路设计checklist

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PCB的EMC设计checklist

2215晶体晶振强辐射器件或敏感器件是否距单板拉手条端口连接器的边缘1000mil2是22216滤波电容是否靠近ic的电源管脚放置2是22217时钟电路是否靠近负载2是22218整体布局是否参照原理功能框图基于信号流布局各功能模块电路分开放置2是22219多种模块电路在同一pcb上放置时数字电路与模拟电路高速电路与低速电路是否分开布局2是222110多种模块电路在同一pcb上放置时敏感电路与干扰源电路是否分开布局2是222111y电容所在位置优先考虑接地孔放置2是222112高速电路靠近相应的板边连接器放置时高中低速电路距板边连接器是否由近及远依次排布2是222113除光耦磁珠隔离变压器adda等器件外其它器件是否未跨分割区2是222114对于同一差分线对上的滤波器件是否同层就近并行对称放置2是22三31311电源及与对应地构成的回路面积最小2是22312共用一个电源地过孔的管脚数目42是22313屏蔽地线接地孔间距1000mil2是22314电源接地孔有2个热焊盘管脚接相应平面或铜箔1否1032321所有信号线遵循信号回流最小规则2是22322差分信号线对是否同层等长并行走线保持阻抗一致差分线间无其他走线2是22323时钟等关键信号线是否布内层优先考虑优选布线层并加屏蔽地线或与其他布线间距满足3w原则2是22324时钟等关键信号线的过孔数目是否32是22325关键信号线距参考平面边沿是否3h线距参考平面的高度2是22326对于金属外壳接地的元件是否在其投影区的顶层上铺接地铜箔并在相应区域开阻焊窗2是22327数模电路之间高低频电路之间高低速电路之间布线是否互不交叉跨越1否10328关键信号线的长度是否满足芯片的要求2是22329xy电容需要挤流如果大电流需要开阻焊窗
及远依次排布
2.1.13 除光耦、磁珠、隔离变压器、A/D、D/A等器件外，其它器件是否未跨分割区

硬件-原理图布线图-设计审核表

是否免
23.当前版本的BOM是否需要变更确认。BOM 版本：_______, ECN:_________
是否免
24.过流保护是否工作正常，是否可靠
25.过压保护是否工作正常，是否可靠
Designedby：
Checkedby：
Approvedby：
是否免
4.元器件标注（名称，标称值，单位，型号，精度等）是否符合要求
是否免
5.元器件摆放和布局是否合理、清晰。
是否免
6.器件间连线是否正确，规范。
是否免
7.电气连线交叉点放置是否合理。
是否免
8.重要的电气节点是否明确标示。
是否免
9.重要网络号是否标准清晰。
是否免
10.是否对特殊部分添加注释。
是否免
11.零件选型是否符合要求（零件封装，可购买性，电压电流是否满足等）。
是否免
5.去耦电容摆放位置是否符合要求。
是否免
6.线宽，线距，GAP是否满足要求。
是否免
7.走线是否存在锐角、直角。
是否免
8.高频信号走线是否符合标准。
是否免
9.是否存在阻抗匹配要求。阻抗匹配要求：
是否免
10.电源，GND是否符合要求。
是否免
11.器件PAD、焊盘大小是否符合要求。
是否免
12.过孔，通孔是否符合要求。
是否免
19.是否进行长时间可靠性测试（>=48H）。
是否免
20.当前版本是否需要Rework。ECN:___________________
是否免
21.当前版本原理图是否需要变更。原理图版本：________
是否免
22.当前版本PCB布线图是否需要变更。PCB版本：_______， ECN:_________

电气图纸check list

铁卷门电源是否有设置茶水间电源是否有设置大厅感应门及总台电源是否有设置屋顶是否有设置放电式避雷针
邹光良
14
防雷接地配置平面屋顶至一层是否有单独引下图
室外是否有单独接地网单独讨论是否设置？一层进户位置是否有桥架与外管衔接图面是否有MIS机房位置及弱电桥架是否有到达 MIS机房（两条桥架干线）位置是否有单独电信接地设计
邹光良
2 3
火警系统图火警全区布置图
外围建筑是否都有纳入整个系统图内是否有标明火警主机设置位置除大厅及会议室用预埋方式其他采用明管设置
邹光良邹光良
4
各层火警平面布置是否有说明在防火卷帘门处需加设烟感及温感装置图平面图是否有备注说明，天花板区域因套图调整增加的设施都涵盖。
火警楼层区域显示器安装位置。（避开门开启位置）
邹光良
12
各层照明配置平面各机房及变电站灯具设置采用明管(壁挂方式) 图
大厅外雨棚是否有设置灯具及电源屋顶设备区域是否设置照明警卫室是否设置屋外投射灯单独房间现场是否都有配置两个插座会议室设置单独插座（接电暖气用）各机房内是否有设置维修专用之电源插座组盘
邹光良
13
各层插座配置平面码头区是否有设置堆高机充电专用插座图伸降月台电源是否有设置
邹光良
建筑外围管线图面
是否有单独设置高压室外管道 1
全区动力配置平面是否有单独设置低压室外管道图
邹光良
上海项目电气设计图说 Check List
项次
1
图名全区动力配置平面 Check 图面内容项目图每个室外建筑是否都有供电进户设计
埋管数量上是否有预留空管2支以上设计是否有设置弱电外管道系统
变电站、高压开关是否有设备基础座施作详图室配置平面图，柜盘面配置距离各墙面是否有1m距离体立面图

数字板PCB设计检查check_list

接口电路一般使用专用芯片，是否注意采用光器件或变压器进行隔离、传输匹配、过压过流保护、防雷击等措施。

芯片如有PGND引脚或要求接PGND时，在单板上是否设计了相应的PGND地，并在电源接口处与电源地相连，以防雷击并泄放一次保安单元剩余的电荷。

是否考虑到单板与RF模块接口的输入/输出信号的电平隔离及匹配。

高速并行总线接口是否统一采用推荐优选接口芯片单板上的调试串口是否采用RS232终端并联匹配电阻是否尽可能靠近接收电路，串联匹配电阻是否靠近始端。

输出信号应是否考虑有足够的驱动能力在设计中，正确使用数字地（DGND），模拟地（AGND），电源地（BGND），保护地（PGND）。

单板上电后能否进行自检，并进行一些必要的自环收发、内存读写、芯片测试等功能性的测试，如有异常，指示灯是否指示自检失败，否则开始正常运行。

单板自检故障时，能否将故障原因送主机及调试口在单板上是否有必要的测试点单独引出，以TP1、TP2···等来命名测试点是否包括电源、时钟等。

具有Boundary-Scan的器件，其测试访问端的四个管脚TDI、TDO、TMS 、TCK是否留有测试孔。

CPU的晶振应尽量排布在晶振输入引脚附近。

无源晶振要加几十皮法的电容；有源晶振可直接将信号引至CPU的晶振输入脚。

如果CPU内部自带Watchdog电路，则采用内部的Watchdog，对于系统来说更为安全可靠。

对于CPU的中断输入脚，无论使用与否，应接有上拉或下拉电阻，尽量不要悬空。

对于不用的输入脚，也应尽量照此处理。

专用芯片的应用是否参考了厂家资料给出的推荐电路。

在总线达到产生传输线效应的长度后，是否考虑了匹配关键信号是否引到接插件或预留了测试点PCB、单板软件的版本信息是否都在各自范围内设计，并可上报单板的关键芯片是否支持自测试功能单板、扣板的机械尺寸与信号位置设计是否统一考虑；单板上电后的芯片的初始状态是否固定单板上接插件的间距和位置是否参考同类成熟单板单板所有器件选型是否通过品质和商务清单评审。

流片前的checklist

流片前的Check List◆驱动/负载检查1．要对金属线、via，contact的电流负载能力进行检查；2．检查输出管脚的驱动能力是否足够。

可在仿真时在输出端追加5p 电容为负载（作为PAD的等效电容），观察驱动能力是否足够；3．信号线接到数字PAD之前至少要添加一个W/L为20的buffer以提高驱动能力。

4．在面积允许的情况下，via和contact打越多越好,尤其是input/output部分；◆IO检查1．对IO分类,不同供电电位的IO分开接不同电位的IO power ring.混合信号电路尤其要注意这点；2．检查IO上的IO power ring是否正确接到电源和地上；3．检查各PAD上的pin是否和core里的pin正确连接；4．IO的布局要注意不要将输入弱信号和强信号的IO放置在一起，这样弱信号会受到强信号的干扰。

5．根据PAD连接到core的金属层次确保连接PAD与core。

6. IO PAD间距除要满足设计规则外，还必须满足封装厂的要求，比如最小压焊尺寸（60um*60um），最小中心间距（80um）等。

7.IO直接相连的输出管要保证Drain到Poly足够的距离，大于等于1.5um为宜，或者加上SAB层，以保证足够的ESD可靠性。

8.数字要通过带IO的后仿真，防止发生IO上使能端的连接错误。

9.从自动布局布线软件（如Astro）导出GDS文件，再导入Virtuso 做DRC前，要将版图中得IO替换为Foundry（如smic）提供的完整的IO gds文件导出来的IO库单元中的IO（包括PADFILLER），防止出现额外的逻辑操作层，如HTNWL。

走线检查1．金属连线不宜过长，如果不得已需要长连线可以在中间添加buffer 提高驱动能力；2．数字电路的走线不要经过模拟电路的器件，否则容易引入强干扰，影响模拟电路正常工作。

反之模拟电路走线也不要经过数字电路。

3．数模混合信号电路中模拟电路外边最好加入隔离环，必要时需要用单独的管脚为隔离环接地或接电源电压。

设计Checklist(LSY-TI-EN-02)

深圳市力盛源光电科技有限公司
LSY-QEP-27-01 A/1 电容设计Checklist 编号：LSY-TI-EN-02页码：
型号客户名称/客户型号
是否有客供样板□是□否是否有客供机壳□是□否是否需配颜色□是□否是否需配机壳□是□否是否有其他特殊要求（□有□无）：
图纸名版本设计人确认项目结
果
审核人是否更改
客户确认图□结构/台阶□FPC位□到V A距离□逻辑□填充块□避空FPC □逻辑□过孔□厚度□焊接位错开□和原图对照□走线倒角CG □颜色□尺寸□对位线□标注□CG比FILM大/小0.2
TCK □厚度□是否带OCA□尺寸□正反确认
DS □外围比TP小.0.3，内围比V.A大0.5以上□按客户要求□厚度PORON □外围比TP小0.3，内围比V.A大0.5以上□按客户要求□厚度T-PR □外围比CG外围单边小0.3mm□按客户要求□撕手□材料型号B-PR □外围比V.A单边大0.3mm以上□按客户要求□撕手□材料型号DDB □尺寸□型号□撕手
IC-PR □尺寸
单粒设计图□逻辑□与CG配合□与客户原图对照□图层名称与颜色AG □走线间距□边距□宽度□填充□坐标□对位标□测试块
SK □三角形尺寸□V.A区四周ITO超出尺寸□整版外扩0.5□对位标排版整体
□排版利用率□和单粒核对□四周对位标及型号□PR位置和尺寸
电子图图纸设计人审核人需修改点
是否更
改
是否已发放OCA对位图
TP切割图
AG-LC 切割图
OCA切割图
TP图纸
OK单
备注：。

电子设计硬件信号质量测试Checklist

Y□ N□ NA□
7
探头地线只接电路板上的地线，不搭接在电路板的正、负电源端
Y□ N□ NA□
8
信号经过多级匹配、驱动的，各级驱动芯片的输入端都测量；
Y□ N□ NA□
9
信号在不同的拓扑点上的情况（例如星形拓扑），其信号质量差异很大，所有输入点的信号质量都测试；
Y□ N□ NA□
电源测试
1
测量电压精度选择Biblioteka 用万用表；Y□ N□ NA□
2
复位芯片实现的复位电路，测试/MR、WDI、WDO等信号；
Y□ N□ NA□
3
复位芯片实现的复位电路，测试复位芯片的电源管脚信号；
Y□ N□ NA□
4
分别测试上电复位、软件指令复位、按键复位等情况；
Y□ N□ NA□
总线测试
1
分别测试测试数据、地址总线读写时序；
Y□ N□ NA□
Y□ N□ NA□
2
测量电源纹波用无源探头，示波器带宽设置20MHz，采用AC耦合。采用靠接测量法；
Y□ N□ NA□
3
电源纹波测量结果展开成波纹状；
Y□ N□ NA□
4
上下电测试分别测试3种情况：1）系统上下电；2）单板拔插；3）电源板拔插；
Y□ N□ NA□
5
使用电流探头需先校准，每测试一个信号都需要校准一次；
Y□ N□ NA□
测试操作
1
测试信号应就近接地；
Y□ N□ NA□
2
测试点选在接收端管脚上测量；
Y□ N□ NA□
3
没有在探头还连接着被测试电路时插拔探头；
Y□ N□ NA□
4
拔插任何探头时都先关闭示波器；

LCM电路图checklist

XXXX光电有限公司 Kunshan Longfei Optoelectronics Co., Ltd
图纸名称
所参考原理图的名称：
LCM电路图纸checklist
IC规格书的名称以及版号：备注：
玻璃规格书的名称以及
版号：
序号 1 2 3 4 5 6
标注部分
原理图中所用的玻璃、IC是否标示原理图中的玻璃图是否已标出PIN1的位置
3
确认从玻璃端Pin1到最后一个Pin核对网络，每个引脚的网络与IC规格书或者供应商推荐电路一致
□□ □□
4
确认触摸屏封装、背光引脚封装等网络连接正确
重点校对项目网络部分 ①电源部分：确认VCC、VCI、IOVCC连线正确；
②数据口：确认数据线位数及其设置(eg.IM0、IM1等)正确；
5
③控制端：确认 RESET 、CS、RS、WR、RD、VSYNC、HSYNC、DOTCLOCK、ENABLE等连接正确;
④升压部分：电容选取满足IC规格书或者IC供应商推荐值；
⑤滤波稳压部分：电容选取满足IC规格书或者IC供应商推荐值。
□□ □□
核准
□ □ □ □ □ □ □ □ □ □ □ □ □ □ □ □ □ □
□
6
确认二极管，三极管、钽电容、MOS管等极性器件与器件SPEC保持一致。并且确认接法正确。
□□ □
□□
1
确认玻璃端封装和玻璃SPEC的一致性
□□
2
确认客户端封装是否与模组图或客户资料一致
□□
3
触摸屏焊盘封装、背光焊盘封装等引脚命名和顺序是否与模组图一致
4
封装部分确认玻璃端I/O的PIN脚数与FPC结构图纸的一致性

天语原理图checklist

待确认原设计的
35 36 37 38 39 40 41 42 43 44
Camera连接器封装,pin脚定义,安装方向 RF,BT射频连接器的方向接口电池连接器的封装,高度,pin脚定义和MD,PCB确认 Sim卡座的封装,高度,pin脚定义,插入方向 TF卡座封装,高度,pin脚定义尾插封装型号符合PD,pin脚定义要符合通用标准, 如有圆形耳机接口,其封装,pin脚定义要符合标准如有键盘板,主板和键盘板连接器封装,型号,pin定义要正确,物理连接要正确如是滑盖,翻盖等分板机型,要确认上下板连接器封装,pin定义,插入方向均正确触摸屏连接方式和软件确认所有单面焊盘的连接器(主要是zif连接器),要注意 FPC触点不要画到另一面了. Speaker数量,型号,连接方式和ID,MD,PCB确认 Receiver数量,型号,连接方式和ID,MD,PCB确认 MIC数量,型号,连接方式和ID,MD,PCB确认马达数量,型号,连接方式和ID,MD,PCB确认外设 LCD数量,型号和ID,MD,PCB确认 Camera数量,型号,成像方向和ID,MD,PCB确认 Camera , , ID,MD,PCB 闪光灯,七彩灯型号,封装,位置和ID,MD,PCB确认
原理图check list V0.3 原理图
序号部分 1 2 3 4 5 6 7 8 9 10 检查内容结果 Pass Fail Pass Pass NC NC Pass NC NC NC 备注原理图美观整洁,方便阅读原理图右下角的项目说明要正确 DRC应该没有错误 DRC的warning不影响功能所有器件均和最新DATABASE同步所有新器件均已申请料号,SCH,PCB,MD统一无误 changelist里的条目逐条审核总体原理图要注明器件摆放的指导位置原理图要注明可能出错的地方和疑问点改动的器件必须和PCB,MD确认原理图中对于0603、0805等特殊封装需注明新器件原理图封装需逐一核对

CHECKLIST EE原理图设计检查

设计人员提供的逻辑需求要避免竞争和冒险，即用CPLD输出的信 18 号做其他逻辑的输入判定
有支持I2C的设计需求，要事先规划好系统I2C拓扑，在芯片选型 19 时要考虑预留逻辑空间。（BMC如果I2C资源够用，CPLD单独占用
一组I2C总线）
三、USB
Item Number
检查项目
Designer Check OK NG
关于RJ45接头中的LED，建议Symbol中能体现出二极管的极 8 性，注意State和ACT两个信号的接法
9
注意不同颜色LED指示内容(Active/Link/Speed)是否和产品需求、机构丝印一致
在使用多Port RJ45/SFP/SFP+时，注意LED和端口的对应关系。 10 Layout过程中调线时，尤其注意不仅要调整总线，对应的LED也
10 单板上同一电源和地名称要统一
单相PWM driver 的BOOT Pin与phase端接0.1uF电容.核对BOOT电 11 容，是否耐压值为50V 12 H-side Gate上预留0ohm电阻. 13 Feedback电路设置是否准确
GND和AGND电路要分开,但最后要通过一点进行连接。如果是 14 chipset的 AGND电流很大，可直接与GND相连，不需要连接0OHM,
否则通流不够。 15 PWROK的Pull high要用本身的power去做。
第一次画power原理图要加上GAP,方便调试。（所有Power的 16 Enable信号可以预留一个Gap，方便Power调试）
有些模块线路copy过来后，需要注意AGND属性要更改，最好能赋 17 予net名字,比如经常会遇到两个P1V1的AGND起的名字一样。
EE原理图设计 Check List -J

硬件原理图设计-CHECKLIST

39
在防雷、瞬态抑制保护的前级是否有合理的过流保护
40
在设计方案中是否采用了共模、差摸噪波抑制措施
41
在输入回路中是否设计了过、欠压保护
42
单板器件的工作温度是否控制在允许的范围内
43
单板上的散热设计是否安全可靠
44
电源EMI滤波器是否安装在系统屏蔽体的入口
45
需要进行防护的电信号接口是否都具备防护电路；
15
如果CPU内部自带Watchdog电路，则采用内部的Watchdog，对于系统来说更为安全可靠。
16
对于CPU的中断输入脚，无论使用与否，应接有上拉或下拉电阻，尽量不要悬空。对于不用的输入脚，也应尽量照此处理。
17
专用芯片的应用是否参考了厂家资料给出的推荐电路。
18
在总线达到产生传输线效应的长度后，是否考虑了匹配
26
所有器件功率、频率、驱动能力已降额设计
27
TVS等保护器件应和被保护器件接同一个地（一般是GND）
28
CMOS器件其不用输入端应接上拉/下拉电阻使其输入电平固定，既不能悬空也不应直接接VCC或GND
29
CMOS器件和TTL器件的电平兼容，TTL输出不能驱动CMOS输入
30
两个电源的输出不能直接并联使用
19
关键信号是否引到接插件或预留了测试点
20
PCB、单板软件的版本信息是否都在各自范围内设计，并可上报
21
单板的关键芯片是否支持自测试计是否统一考虑；
23
单板上电后的芯片的初始状态是否固定
24
单板上接插件的间距和位置是否参考同类成熟单板
25
单板所有器件选型是否通过品质和商务清单评审。
46

必须收藏：原理图设计规范126条checklist

必须收藏：原理图设计规范126条checklist类别描述检视规则原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。

检视规则原理图要和公司团队和可以邀请的专家一起进行检视。

检视规则第一次原理图发出进行集体检视后所有的修改点都需要进行记录。

检视规则正式版本的原理图在投板前需要经过经理的审判。

差分网络原理图中差分线的网络，芯片管脚处的P和N与网络命令的P 和N应该一一对应。

单网络原理图中所有单网络需要做一一确认。

空网络原理图中所有空网络需要做一一确认。

网格1、原理图绘制中要确认网格设置是否一致。

2、原理图中没有网格最小值设置不一致造成网络未连接的情况。

网络属性确认网络是全局属性还是本地属性封装库1、原理图中器件的封装与手册一致。

2、原理图器件是否是标准库的symbol。

绘制要求原理图中器件的封装与手册一致。

指示灯设计默认由电源点亮的指示灯和由MCU点灭的指示灯，便于故障时直观判断电源问题还是MCU问题网口连接器确认网口连接器的开口方向、是否带指示灯以及是否带PoE 网口变压器确认变压器选型是否满足需求，比如带PoE按键确认按键型号是直按键还是侧按键电阻上下拉同一网络避免重复上拉或者下拉OD门芯片的OD门或者OC门的输出管脚需要上拉匹配高速信号的始端和末端需要预留串阻三极管三极管电路需要考虑通流能力可测试性在单板的关键电路和芯片附近增加地孔，便于测试连接器防呆连接器选型时需要选择有防呆设计的型号仿真低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认，例如MDC/MDIO、IIC、PCI、Local bus仿真电路中使用电感、电容使用合适Q值，可以通过仿真。

时序确认上电时序是否满足芯片手册和推荐电路要求。

时序确认下电时序是否满足芯片手册和推荐电路要求。

时序确认复位时序是否满足芯片手册和推荐电路要求。

复位开关单板按键开关设计，要防止长按按键，单板挂死问题，建议按键开关设计只产生一段短脉宽低电平。

PCB 原理图 Checklist检查表

类别描述检视规则原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。

检视规则原理图要和公司团队和可以邀请的专家一起进行检视。

检视规则第一次原理图发出进行集体检视后所有的修改点都需要进行记录。

检视规则正式版本的原理图在投板前需要经过经理的审判。

差分网络原理图中差分线的网络，芯片管脚处的P 和N 与网络命令的P 和N 应该一一对应。

单网络原理图中所有单网络需要做一一确认。

空网络原理图中所有空网络需要做一一确认。

1、原理图绘制中要确认网格设置是否一致。

2、原理图中没有网格最小值设置不一致造成网络未连接的情况。

网络属性确认网络是全局属性还是本地属性1、原理图中器件的封装与手册一致。

2、原理图器件是否是标准库的symbol 。

绘制要求原理图中器件的封装与手册一致。

指示灯设计默认由电源点亮的指示灯和由MCU 点灭的指示灯，便于故障时直观判断电源问题还是MCU 问题网口连接器确认网口连接器的开口方向、是否带指示灯以及是否带PoE 网口变压器确认变压器选型是否满足需求，比如带PoE 按键确认按键型号是直按键还是侧按键电阻上下拉同一网络避免重复上拉或者下拉OD 门芯片的OD 门或者OC 门的输出管脚需要上拉匹配高速信号的始端和末端需要预留串阻三极管三极管电路需要考虑通流能力可测试性在单板的关键电路和芯片附近增加地孔，便于测试连接器防呆连接器选型时需要选择有防呆设计的型号仿真低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认，例如MDC/MDIO 、IIC 、PCI 、Local bus 仿真电路中使用电感、电容使用合适Q 值，可以通过仿真。

时序确认上电时序是否满足芯片手册和推荐电路要求。

时序确认下电时序是否满足芯片手册和推荐电路要求。

时序确认复位时序是否满足芯片手册和推荐电路要求。

复位开关单板按键开关设计，要防止长按按键，单板挂死问题，建议按键开关设计只产生一段短脉宽低电平。

电源PCB-CHECKLIST(布局)

所有器件满足禁布要求
需封装库人员和客户确认，新器件的封装库建库正确，元器件选用封装对应无误
确认PCB上器件安装的加工路线，并采取相应的布局方案，板边是否需要5mm 禁布区（最少3mm），或者加工艺边
压接器件是否满足安装间距要求
拨码开关、复位器件，指示灯、测试点等，不与其它器件冲突（如拉手条、散热片、扣板、斜插或平插的器件（如DIMM条和CF卡等）等），且放在元件面
免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ]
备注
是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[
免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ]
不耐热的元器件和热敏器件(如铝电解电容、晶体等)不靠近高热器件开关电源MOS管的散热是否满足要求高速与低速，数字与模拟按模块分开布局始端匹配靠近发端器件，终端匹配靠近接收端器件退耦电容靠近相关器件放置晶体、晶振及时钟驱动芯片等靠近相关器件放置根据分析仿真结果或已有经验确定总线的拓扑结构，确保满足系统要求现有布局能否满足绝对长度要求，相对长度是否容易实现对同步时钟总线系统的布局满足时序要求电感、继电器和变压器等易发生磁场耦合的感性器件不相互靠近放置为避免单板焊接面器件与相邻单板间发生电磁干扰，单板焊接面不放置敏感器件和强辐射器件接口器件靠近板边放置，已采取适当的 EMC 防护措施（如带屏蔽壳、电源地挖空等措施），提高设计的EMC能力保护电路放在接口电路附近，遵循先防护后滤波原则发射功率很大或特别敏感的器件（例如晶振、晶体等）远离屏蔽体、屏蔽罩外壳复位器件、复位信号远离其他强干扰器件、信号元件面下面的平面层为地主电源层尽可能与其对应地层相邻，电源层与对应的地满足20H规则每个布线层尽量满足有一个完整的参考平面，关键信号至少要有一个完整的参考平面多层板层叠、芯材（CORE）对称过孔的厚径比大于10:1时，需要得到PCB厂家确认光模块的电源、地与其它电源、地分开，以减少干扰有阻抗控制要求时，层设置参数满足要求

射频电路设计PCB审查checklist

【值得收藏】射频电路设计PCB审查checklist 2016-05-18硬件十万个为什么大小编下图所示为PCB 设计完成后的结构轮廓图：我们将布局成“U”形。

布局成U 形并不是不可以，但需要在中间加隔腔将其左右进行隔离，做好屏蔽。

还有一种在横向也需要添加隔腔。

即，用隔腔把一字形左右进行隔离。

这主要是因为需要隔离部分非常敏感或易干扰其它电路；另外，还有一种可能就是一字形输入端到输出端这段电路的增益过大，也需要用隔腔将其分开（若增益过大，腔体太大，可能会引起自激。

）。

B 芯片外围电路布局射频器件外围电路布局严格参照datasheet 上面的要求进行布局，受空间限制可以进行调整；数字芯片外围电路布局就不多讲了。

二、布线注意事项根据50 欧姆阻抗线宽进行布线，尽量从焊盘中心出线，线成直线，尽量走在表层。

在需要拐弯的地方做成45 度角或圆弧走线，推荐在电容或电阻两边进行拐弯。

如果遇到器件走线匹配要求的，请严格按照datasheet 上面的参考值长度走线。

比如，一个放大管与电容之间的走线长度(或电感之间的走线长度)要求等等。

在进行PCB 设计时，为了使高频电路板的设计更合理，抗干扰性能更好，应从以下几方面考虑（通用做法）：（1）合理选择层数在PCB 设计中对高频电路板布线时，利用中间内层平面作为电源和地线层，可以起到屏蔽的作用，有效降低寄生电感、缩短信号线长度、降低信号间的交叉干扰。

（2）走线方式走线必须按照45°角拐弯或圆弧拐弯，这样可以减小高频信号的发射和相互之间的耦合。

（3）走线长度走线长度越短越好，两根线并行距离越短越好。

（4）过孔数量过孔数量越少越好。

（5）层间布线方向层间布线方向应该取垂直方向，就是顶层为水平方向，底层为垂直方向，这样可以减小信号间的干扰。

（6）敷铜增加接地的敷铜可以减小信号间的干扰。

（7）包地对重要的信号线进行包地处理，可以显著提高该信号的抗干扰能力，当然还可以对干扰源进行包地处理，使其不能干扰其他信号。

很全面的PCB_checklist_表格

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如果电源/地平面有分割，尽量避免分割开的参考平面上有高速信号的跨越。确认电源、地能承载足够的电流。过孔数量是否满足承载要求,（估算方法：外层铜厚1o 线宽，短线电流加倍）对于有特殊要求的电源，是否满足了压降的要求为降低平面的边缘辐射效应，在电源层与地层间要尽量满足20H原则。（条件允许的话，电如果存在地分割，分割的地是否不构成环路？相邻层不同的电源平面是否避免了交叠放置？保护地、-48V地及GND的隔离是否大于2mm？ -48V地是否只是-48V的信号回流，没有汇接到其他地？如果做不到请在备注栏说明原因。靠近带连接器面板处是否布10~20mm的保护地，并用双排交错孔将各层相连？电源线与其他信号线间距是否距离满足安规要求？金属壳体器件和散热器件下，不应有可能引起短路的走线、铜皮和过孔安装螺钉或垫圈的周围不应有可能引起短路的走线、铜皮和过孔设计要求中预留位置是否有走线非金属化孔内层离线路及铜箔间距应大于0.5mm（20mil），外层0.3mm（12mil）,单板起间距应大于2mm（80mil）铜皮和线到板边推荐为大于2mm 最小为0.5mm 内层地层铜皮到板边 1 ~ 2 mm，最小为0.5mm 对于两个焊盘安装的CHIP元件（0805及其以下封装），如电阻、电容，与其焊盘连接的印称引出，且与焊盘连接的印制线必须具有一样的宽度，对于线宽小于0.3mm(12mil)的引出与较宽印制线连接的焊盘，中间最好通过一段窄的印制线过渡？（0805及其以下封装）线路应尽量从SOIC、PLCC、QFP、SOT等器件的焊盘的两端引出器件位号是否遗漏，位置是否能正确标识器件器件位号是否符合公司标准要求确认器件的管脚排列顺序，第1脚标志，器件的极性标志，连接器的方向标识的正确性母板与子板的插板方向标识是否对应背板是否正确标识了槽位名、槽位号、端口名称、护套方向确认设计要求的丝印添加是否正确确认已经放置有防静电和射频板标识（射频板使用）确认PCB编码正确且符合公司规范确认单板的PCB编码位置和层面正确（应该在A面左上方,丝印层）确认背板的PCB编码位置和层面正确（应该在B右上方,外层铜箔面）确认有条码激光打印白色丝印标示区确认条码框下面没有连线和大于0.5mm导通孔确认条码白色丝印区外20mm范围内不能有高度超过25mm的元器件在回流焊面，过孔不能设计在焊盘上。（正常开窗的过孔与焊盘的间距应大于0.5mm （2 盘的间距应大于0.1 mm （4mil），方法：将Same Net DRC打开，查DRC，然后关闭Same N 过孔的排列不宜太密，避免引起电源、地平面大范围断裂

硬件原理图设计-CHECKLIST

评审要素
结论
结论说明
1
接口电路一般使用专用芯片，是否注意采用光器件或变压器进行隔离、传输匹配有PGND引脚或要求接PGND时，在单板上是否设计了相应的PGND地，并在电源接口处与电源地相连，以防雷击并泄放一次保安单元剩余的电荷。
3
是否考虑到单板与RF模块接口的输入/输出信号的电平隔离及匹配。
26所有器件功率频率驱动能力已降额设计27tvs等保护器件应和被保护器件接同一个地一般是gnd28cmos器件其不用输入端应接上拉下拉电阻使其输入电平固定既不能悬空也不应直接接vcc或gnd29cmos器件和ttl器件的电平兼容ttl输出不能驱动cmos输入30两个电源的输出不能直接并联使用31谨慎使用输出脚并接在一起的电路防止电平冲突32数模混合芯片的数字电源和模拟电源之间要隔离33芯片的nc脚不能接任何信号34确定所有逻辑电平是否符合逻辑电平接口规范35确定了总线拓朴结构和匹配方式36关键器件的可替代性37是否采用相关公司器件成熟应用电路38在模块或电源板的输入端是否有相应的防雷瞬态抑制保护39在防雷瞬态抑制保护的前级是否有合理的过流保护40在设计方案中是否采用了共模差摸噪波抑制措施41在输入回路中是否设计了过欠压保护42单板器件的工作温度是否控制在允许的范围内43单板上的散热设计是否安全可靠44电源emi滤波器是否安装在系统屏蔽体的入口45需要进行防护的电信号接口是否都具备防护电路
26
所有器件功率、频率、驱动能力已降额设计
27
TVS等保护器件应和被保护器件接同一个地（一般是GND）
28
CMOS器件其不用输入端应接上拉/下拉电阻使其输入电平固定，既不能悬空也不应直接接VCC或GND
29
CMOS器件和TTL器件的电平兼容，TTL输出不能驱动CMOS输入

高速数字电路设计checklist

高速数字电路设计checklist随着信号速率的提升，电子产品设计也是越来越复杂。

无论设计的能力有多强、设计经验多丰富，总会出现一些意向不到的问题。

所以很多公司，都会有一些设计规则，让大家在设计中有据可依，也可以在设计完成之后作为checklist，一步一步的检查。

下面列举了一些在信号完整性以及电源完整性中需要检查的点1、阻抗是否满足设计要求，这主要根据传输线的结构检查确认。

不同的总线有不一样的需求。

2、高速信号线不要跨分割布线。

3、拓扑结构是否满足设计要求，对于SerDes总线，基本都是采用的点对点的设计结构，但是对于Memory，会涉及到T-type和Fly-by结构的选择，以及拓扑结构中每一段传输线的结构。

4、差分对内等长是否满足要求。

对于速率特别高的总线，尽量满足等相位或者等时的要求。

5、对于特定的总线，其对与对之间等长是否满足要求。

6、高速信号网络不要布在板边，在比较大的散热通道附近也不要有高速信号线。

7、信号线与信号之间的距离是否足够大，使串扰足够小。

8、如果要给高速信号网络包地线保护，那么要有足够的距离（3W），避免因为包地导致新的信号完整性问题。

9、发送端与接收端的信号线距离尽量远，能分层布线最好。

10、在高速电路的PCB板中不要出现浮铜，要么去掉，要么在浮铜上加GND via。

11、高速信号网络的via不易过多，一般除了BGA或者Connector处，其它区域不超过1个，最差不超过2个via，同时要优化via到比较合适的大小。

12、观察高速信号的stub是否足够短，是否需要使用Back-drill。

13、高速信号线在换层时，其via附近是否有伴随GND Via。

14、如果信号线有冗余设计，要确保传输线的stub要足够短，尽量减少信号完整性问题。

15、电源平面的设计是否满足通流的要求。

16、去耦电容的摆放是否合适，一般都是越小容量的电容越靠近芯片的摆放。

17、去耦电容的出线是否满足短而粗的要求。