大规模数字成电路习题解答
10套数字电路复习题带完整答案
Made by 遇见 第一套一．选择题（18分）1．以下式子中不正确的是（ ） a ．1•A ＝A b ．A ＋A=A c ．B A B A +=+ d ．1＋A ＝12．已知B A B B A Y ++=下列结果中正确的是（ ）a ．Y ＝Ab ．Y ＝Bc ．Y ＝A ＋Bd ．B A Y +=3．TTL 反相器输入为低电平时其静态输入电流为（ ） a ．－3mA b ．＋5mA c ．－1mA d ．－7mA4．下列说法不正确的是（ ） a ．集电极开路的门称为OC 门b ．三态门输出端有可能出现三种状态（高阻态、高电平、低电平）c ．OC 门输出端直接连接可以实现正逻辑的线或运算d 利用三态门电路可实现双向传输 5．以下错误的是（ ）a ．数字比较器可以比较数字大小b ．实现两个一位二进制数相加的电路叫全加器c ．实现两个一位二进制数和来自低位的进位相加的电路叫全加器d ．编码器可分为普通全加器和优先编码器 6．下列描述不正确的是（ ）a ．触发器具有两种状态，当Q=1时触发器处于1态b ．时序电路必然存在状态循环c ．异步时序电路的响应速度要比同步时序电路的响应速度慢d ．边沿触发器具有前沿触发和后沿触发两种方式，能有效克服同步触发器的空翻现象 7．电路如下图（图中为下降沿Jk 触发器），触发器当前状态Q 3 Q 2 Q 1为“011”，请问时钟作用下，触发器下一状态为（ ）a ．“110”b ．“100”c ．“010”d ．“000”8、下列描述不正确的是（ ）a ．时序逻辑电路某一时刻的电路状态取决于电路进入该时刻前所处的状态。
b ．寄存器只能存储小量数据，存储器可存储大量数据。
c ．主从JK 触发器主触发器具有一次翻转性d ．上面描述至少有一个不正确 9．下列描述不正确的是（ ）a ．EEPROM 具有数据长期保存的功能且比EPROM 使用方便b ．集成二—十进制计数器和集成二进制计数器均可方便扩展。
数字电子技术基础(第4版)课后习题答案详解
(b)当v i＝0V时， vB为负值 ∴ T截止 vo＝5V
当
v
i＝5V时，
I
＝
B
5－0.7 54。7
−
8.7 18
=
0.42 mA
I BS
≈
5 50 × 2
= 0.05mA <
IB
∴ T饱和
vo ≈ 0.2V (0 ~ 0.3V都行）
悬空时，
I
＝
B
5－0.7 4.7
−
8.7 18
=
0.08 mA
I BS
(5)Y =1
2
Y = ABC + ABC + ABC
(2)Y = CD + ACD (4)Y = BC + B D
(2)Y = B + AD + AC (4)Y = A + B D (6)Y = CD + B D + AC
数字电路 习题答案 （第二章）
第二章
2.1 解:
2
数字电路 习题答案 （第二章）
2.10 (1) vi2 = 1.4V (2) vi2 = 0.2V (3) vi2 = 1.4V (4) vi2 = 0.2V (5) vi2 = 1.4V
2.11 各种情况均为 1.4V 2.12 解：
输出为高电平时：Vo = Vcc − (0.2 × 2 − iL )RL = 4.6 + iL RL
114化简下列逻辑函数bdce120将下列函数化为最简与或式wwwplczonecom数字电路习题答案第二章第二章213010截止负值悬空时都行饱和悬空时都行饱和截止为负值200200ililil1010ihccihccih2002ohol系数输出为高电平时扇出系数输出为低电平时扇出所以n2025为输入端的个数分母中的系数输出为高电平时扇出系数输出为低电平时扇出2imaxohol所以n5wwwplczonecom数字电路习题答案第二章26解
(完整版)数字电路期末复习试题和答案解析
数字电路期末复习题及答案一、填空题1数字信号的特点是在时间上和幅值上都是断续变化的,其高电平和低电平常用1 _ 和_0 ___ 来表示。
2、分析数字电路的主要工具是逻辑代数，数字电路又称作逻辑电路。
3、逻辑代数又称为布尔代数。
最基本的逻辑关系有与、或、非三种。
常用的几种导出的逻辑运算为与非或非与或非同或异或。
4、逻辑函数的常用表示方法有逻辑表达式真值表逻辑图。
5、逻辑函数F=A BCD +A+B+C+ __________ 。
6、逻辑函数F=A B A B A B AB = ________ 0 _______ 。
7、OC门称为集电极开路门，多个OC门输出端并联到一起可实现丄与功能。
8、TTL与非门电压传输特性曲线分为饱和区、转折区、线性区、截止区。
9、触发器有2 个稳态，存储8位二进制信息要__8 ________________________个触发器。
1 0、一个基本RS触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S = 0且R= 0的信号。
11、一个基本RS触发器在正常工作时，不允许输入R=S= 1的信号，因此它的约束条件是RS=0 。
1 2、在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻，触发方式为主从式或边沿式的触发器不会出现这种现象。
13、施密特触发器具有回差现象，又称电压滞后特性；单稳触发器最重要的参数为脉宽。
14、半导体数码显示器的内部接法有两种形式：共阴接法和共阳接法。
15、对于共阳接法的发光二极管数码显示器，应采用低电平驱动的七段显示译码器。
16、寄存器按照功能不同可分为两类：移位寄存器和数码寄存器。
17、时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。
、选择题1 一位十六进制数可以用 C 位一进制数来表示。
A 1B . 2 C.4D162、十进制数25用8421BCD码表示为 B 。
A 10 101B . 0010 0101 C.100101 D .101013、以下表达式中符合逻辑运算法则的是D。
2020年国家开放大学《数字电子电路》形考任务(1-5)试题及答案解析
题干
下列三个逻辑电路框图中，（ ）是译码器。
选择一项：
A. 图b
B. 图a
C. 图c
题目6
正确
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题干
16选1数据选择器应该有( )个数据输入端。
选择一项：
A. 8
B. 16
C. 4
题目7
正确
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题干
由时序逻辑电路的功能特点可知，任意时刻触发器电路的输出状态( )。
选择一项：
A. N2
B. 2N
C. N
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信息文本
二、判断题（每小题4分，共32分）
题目13
正确
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题干
组合逻辑电路符合逻辑关系的最简电路形式不会发生竞争冒险现象。( )
选择一项：
对
错
题目14
正确
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题干
多位数值比较器在比较两个多位数的大小时，遵循先低位比较后高位的比较原则，只有在低位相等时，才需要比较高位。
题目1
正确
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题干
单稳态触发器与多谐振荡器在状态的区别是（ ）。
选择一项：
A. 前者没有稳态，后者有两个稳态
B. 前者只有一个稳态，后者没有稳态
C. 前者没有稳态，后者只有一个稳态
题目2
正确
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题干
石英晶体多谐振荡器的突出优点是（ ）。
C. 状态图如图2-5（b）所示，能自启动五进制同步计数器，
《超大规模集成电路设计》习题（含答案）
《超大规模集成电路设计》习题1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC ，SSI)•中规模集成电路(Medium Scale IC ，MSI)•大规模集成电路(Large Scale IC ，LSI) •超大规模集成电路(Very Large Scale IC ，VLSI)•特大规模集成电路(Ultra Large Scale IC ，ULSI)•巨大规模集成电路(Gigantic Scale IC ，GSI ）2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI 减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI 内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI 后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI 组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS 工艺制作CMOS 反相器的工艺流程过程。
4．在VLSI 设计中，对互连线的要求和可能的互连线材料是什么？5．在进行版图设计时为什么要制定版图设计规则？划分集成电路规模的标准数字集成电路类别MOS IC 双极IC 模拟集成电路SSI ＜102＜100 ＜30 MSI 102～103100～500 30～100 LSI 103～105500～2000 100～300 VLSI 105～107＞2000 ＞300 ULSI 107～109GSI ＞109在芯片尺寸尽可能小的前提下，使得即使存在工艺偏差也可以正确的制造出IC，尽可能地提高电路制备的成品率6．版图验证和检查主要包括哪些方面？u DRC(Design Rule Check)：几何设计规则检查；对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；u ERC(Electrical Rule Check)：电学规则检查；检查电源(power)/地(ground)的短路，浮空的器件和浮空的连线等指定的电气特性；u LVS(Loyout versus Schematic)：网表一致性检查；将版图提出的网表和原理图的网表进行比较，检查电路连接关系是否正确，MOS晶体管的长/宽尺寸是否匹配，电阻/电容值是否正确等；u LPE(Layout Parameter Extraction)：版图寄生参数提取；从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生SPICE 格式的网表，用于后仿真验证；u POSTSIM：后仿真，检查版图寄生参数对设计的影响；提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。
数字电路与逻辑设计习题及参考答案全套
数字电路与逻辑设计习题及参考答案一、选择题1. 以下表达式中符合逻辑运算法则的是 D 。
A.C ·C=C 2B.1+1=10C.0<1D.A+1=12. 一位十六进制数可以用 C 位二进制数来表示。
A . １B . ２C . ４D . 163. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？A. nB. 2nC. n 2D. 2n4. 逻辑函数的表示方法中具有唯一性的是 A 。
A .真值表 B.表达式 C.逻辑图 D.状态图5. 在一个8位的存储单元中，能够存储的最大无符号整数是 D 。
A .（256）10B .（127）10C .（128）10D .（255）106.逻辑函数F=B A A ⊕⊕)( = A 。
A.BB.AC.B A ⊕D. B A ⊕7．求一个逻辑函数F 的对偶式，不可将F 中的 B 。
A .“·”换成“+”，“+”换成“·”B.原变量换成反变量，反变量换成原变量C.变量不变D.常数中“0”换成“1”，“1”换成“0”8．A+BC= C 。
A .A+B B.A+C C.（A+B ）（A+C ） D.B+C9．在何种输入情况下，“与非”运算的结果是逻辑0。
DA ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是110．在何种输入情况下，“或非”运算的结果是逻辑1。
AA ．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为111．十进制数25用8421BCD 码表示为 B 。
A .10 101B .0010 0101C .100101D .1010112．不与十进制数（53.5）10等值的数或代码为 C 。
A .(0101 0011.0101)8421BCDB .(35.8)16C .(110101.11)2D .(65.4)813．以下参数不是矩形脉冲信号的参数 D 。
A.周期B.占空比C.脉宽D.扫描期14．与八进制数(47.3)8等值的数为： BA. (100111.0101)2B.(27.6)16C.(27.3 )16D. (100111.101)215. 常用的BCD码有 D 。
习题数电参考答案（终）
习题数电参考答案（终）第⼀章数字逻辑概论1.1 数字电路与数制信号1.1.1 试以表1.1.1所列的数字集成电路的分类为依据，指出下列IC器件属于何种集成度器件：（1）微处理器；（2）计数器；（3）加法器；（4）逻辑门；（5）4兆位存储器。
解：依照表1.1.1所⽰的分类，所列的五种器件：（1）、（5）属于⼤规模；（2）、（3）属于中规模；（4）属于⼩规模。
1.1.2⼀数字信号波形如图题1.1.2所⽰，试问该波形所代表的⼆进制数是什么？解：图题1.1.2所⽰的数字信号波形的左边为最⾼位（MSB），右边为最低位（LSB），低电平表⽰0，⾼电平表⽰1。
该波形所代表的⼆进制数为010110100。
1.1.3 试绘出下列⼆进制数的数字波形，设逻辑1的电压为5V，逻辑0的电压为0V。
（1）001100110011（2）0111010 （3）1111011101解：⽤低电平表⽰0，⾼电平表⽰1，左边为最⾼位，右边为最低位，题中所给的3个⼆进制数字的波形分别如图题1.1.3（a）、（b）、（c）所⽰，其中低电平为0V，⾼电平为5V。
1.1.4⼀周期性数字波形如图1.1.4所⽰，试计算：（1）周期；（2）频率；（3）占空⽐。
解：因为图题1.1.4所⽰为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms。
频率为周期的倒数，f=1/T=1/0.01s=100Hz。
占空⽐为⾼电平脉冲宽度与周期的百分⽐，q=1ms/10ms×100%=10%。
1.2 数制1.2.1 ⼀数字波形如图1.2.1所⽰，时钟频率为4kHz，试确定：（1）它所表⽰的⼆进制数；（2）串⾏⽅式传送8位数据所需要的时间；（3）以8位并⾏⽅式传送的数据时需要的时间。
解：该波形所代表的⼆进制数为00101100。
时钟周期T=1/f=1/4kHz=0.25ms。
串⾏⽅式传送数据时，每个时钟周期传送1位数据，因此，传送8位数据所需要的时间t=0.25ms×8=2ms。
大规模集成电路习题与答案
电路性能：PROBLEM 1. Consider an isolated 2mm long and 1μm wide M1(Metal1)wire over a silicon substrate driven by an inverter that has zero resistance and parasitic output capccitance. How will the wire delay change for the following cases? Explain your reasoning in each case.a. If the wire width is doubled.b. If the wire length is halved.c. If the wire thickness is doubled.d. If thickness of the oxide between the M1 and the substrate is doubled. PROBLEM 2. A two-stage buffer is used to drive a metal wire of 1 cm. The first inverter is of minimum size with an input capacitance C i=10 fF and an internalpropagation delay t p0=50 ps and load dependent delay of 5ps/fF. The width of the metal wire is 3.6 μm. The sheet resistance of the metal is 0.08 Ω, the capacitance value is 0.03 fF/μm2 and the fringing field capacitance is0.04fF/μm.a. What is the propagation delay of the metal wire?b. Compute the optimal size of the second inverter. What is the minimum delay through the buffer?PROBLEM 3. An NMOS transistor is used to charge a large capacitor, as shown the following Figure. The minimum size device, (0.25/0.25) for NMOS and (0.75/0.25) for PMOS, has the on resistance 35 kΩ.a. Determine the t pLH of this circuit, assuming an ideal step from 0 to 2.5V at the input node.b. Assume that a resistor R S of 5 kΩ is used to discharge the capacitance toground. Determine t pHL.c. The NMOS transistor is replaced by a PMOS device, sized so that k p is equal to the k n of the original NMOS. Will the resulting structure be faster? Explain why or why not.PROBLEM 4．The figure below assembles a RTL circuit where the active device is a NMOS transistor which has a resistive load. Assume the switch model behavior of the NMOS transistor. When V in <1.25V, the resistance of the transistor is infinite. When V in ≥1.25V, the transistor can be modeled as having a resistance of 150 ohms.A. Determine the values for V OH and V OL . Explain your answer.B. Calculate t pLH and t pHL to obtain the average propagation delay, t p .Solution:Vin 50fFPROBLEM 5. The next figure shows two implementations of MOS inverters. The first inverter uses only NMOS transistors.a. Calculate V OH, V OL, V th for each case.b. Find V IH, V IL, N ML and N MH for each inverter and comment on the results. How can you increase the noise margins and reduce the undefined region? 0.25um CMOS工艺(L=Lmin) MOS管参数Problem 6: We want to design a minimum sized CMOS inverter with 0.25um process( =0.12um). The minimum sized NMOS transistor ’s layers are listed and shown below in Figure below.A. Determine and list the following:a. Minimum Transistor Lengthb. Minimum Transistor Widthc. Minimum Source/Drain Aread. Minimum Source/Drain PerimeterPlease list the design rules you come across that lead to your results.B. We desire the minimum sized CMOS inverter with a symmetrical VTC (V Th =V DD /2) in the 0.25um technology. Calculate the following for the pull-up PMOS transistor in the design.a. Minimum Transistor Lengthb. Minimum Transistor Widthc. Minimum Source/Drain Aread. Minimum Source/Drain PerimeterAssume the following:V DD = 2.5V, and refer to the tables in the below.C. Using the same minimum size inverter from part B, determine the input capacitance (i.e. the load it presents when driven) and the total load capacitance that the inverter presents.D. Calculate t pLH and t pHL to obtain the average propagation delay, t p .Rules are:i) Poly minimum width = 0.24umii) Minimum active width = 0.36umiii) Minimum contact size = 0.24um*0.24umiv) Minimum spacing from contact to gate = 0.24umv) Active enclosure of contact = 0.12umAnswer:A:a. L = 0.24umb. W = 0.48umc. L drain = 0.24um+0.24um+0.12um = 0.6umA D =A S = 0.48 * 0.6um = 0.288 um 2d. P D =P S =0.6um*2+0.48um = 1.68umB:2n T0,Th Th p T0,DD p n R R R p T0,DD n T0,Th V V V V V k k 得出k k 11k 1)V (V V V ⎪⎪⎭⎫ ⎝⎛--+==+⋅++=查表得出一下参数：V T0p = -0.43V V T0n = 0.4V K n ’=115×10-6 A/V 2 K p ’=30×10-6A/V 2 另：L=0.24um, W n =0.48um带入上述公式计算得出：K R =0.965 W p =1.907umWe assume u n =2.5u p and can calculatea. Lp=0.24µmb. W p = 1.907 µmc. A D = 1.907µm *0.6µm =1.1442 µm 2d. P D = 2*0.6µm +1.2µm =3.107 µmC:NMOS:C gn = C ox L n W n = 0.6912 fFNMOS 管衬底接0V ，输出从1→0(V 1=-2.5V 变为V 2=-1.25V)：()()()[]()()()[]0.615264fFC C C fF0.2869940.61281.68K C P C 0.44m 0.61V φV φm)(1V V φK fF 32832057022880K C A C 0.5m 0.57V φV φm)(1V V φK dbsw db dbn1eqsw j D dbsw m 11bsw m 12bsw 12m bsw eq eq j D db m 11b m 12b 12m b eq =+==⨯⨯====---⋅----==⨯⨯====---⋅----=----.0侧壁：...底部：输出从0→1(V 1=0V 变为V 2=-1.25V)：()()()[]()()()[]fF0.836064C C C fF0.3810240.81281.68K C P C 0.44m 0.81V φV φm)(1V V φK fF 0.455040.7920.288K C A C 0.5m 0.79V φV φm)(1V V φK dbsw db dbn2eqsw j D dbsw m 11bsw m 12bsw 12m bsw eq eq j D db m 11b m 12b 12m b eq =+==⨯⨯====---⋅----==⨯⨯====---⋅----=----.0侧壁：底部：PMOS:C gp = C ox L p W p ) =2.74608 fFPMOS 管衬底接2.5V ，输出从1→0(V 1= 0V 变为V 2=-1.25V)：()()()[]()()()[]fF2C C C fF0.58784440.8622K C P C 0.32m 0.86V φV φm)(1V V φK fF 10.7911K C A C 0.48m 0.79V φV φm)(1V V φK dbsw db dbp1eqsw j D dbsw m 11bsw m 12bsw 12m bsw eqsw eq j D db m 11b m 12b 12m b eq 3052886..0109.3侧壁：7174442.9.1442.=+==⨯⨯====---⋅----==⨯⨯====---⋅----=----底部：输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：()()()[]()()()[]fF1.7614342C C C fF0.4787860.70.223K C P C 0.32m 0.7V φV φm)(1V V φK fF 10.591.91K C A C 0.48m 0.59V φV φm)(1V V φK dbsw db dbp2eqsw j D dbsw m 11bsw m 12bsw 12m bsw eqsw eq j D db m 11b m 12b 12m b eq =+==⨯⨯====---⋅----==⨯⨯====---⋅----=----109.侧壁：2826482.1442.底部：如果m 以0.5计算：NMOS 管衬底接0V ，输出从1→0(V 1=-2.5V 变为V 2=-1.25V)：()()()[]0.596448fFC C C fF0.268120.57281.68K C P C fF 32832057022880K C A C 0.57V φV φm)(1V V φK K dbsw db dbn1eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq =+==⨯⨯===⨯⨯===---⋅----==--.0...底部： 输出从0→1(V 1=0V 变为V 2=-1.25V)：()()()[]fF0.826656C C C fF0.3716160.79281.68K C P C fF0.455040.7920.288K C A C 0.79V φV φm)(1V V φK K dbsw db dbn2eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq =+==⨯⨯===⨯⨯===---⋅----==--.0底部：PMOS 管衬底接2.5V ，输出从1→0(V 1= 0V 变为V 2=-1.25V)：()()()[]fF 2C C C fF0.54034420.7922K C P C fF1.71744420.79911K C A C 0.79V φV φm)(1V V φK K dbsw db dbp1eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq 2577884..0109.3.1442.=+==⨯⨯===⨯⨯===---⋅----==--底部：输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：()()()[]fF 1.6290372C C C fF0.38986860.570.22K C P C fF10.571.91K C A C 0.57V φV φm)(1V V φK K dbsw db dbp2eqsw j D dbsw eq j D db m 11b m 12b 12m b eqsw eq =+==⨯⨯===⨯⨯===---⋅----==--109.32391686.1442.底部：D ：C load 计算：C load =C wire +C g +C gd,n +C gd,p +C db,n +C db,p≈C g +C db,n +C db,pC g = C gn + C gp =0.6912+2.74608=3.43728 fF输出从1→0(V 1= 0V 变为V 2=-1.25V)：C load≈C g +C db,n +C db,p =6.3578326 fF16.32ps1V )V 4(V ln V V 2V )V (V k C A/V 10230k L W k DD T0n DD T0n DD T0n T0n DD n load PHL 26'n nn n =⎥⎦⎤⎢⎣⎡⎪⎪⎭⎫ ⎝⎛--+--=⨯=⨯=-τ 输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：C load≈C g +C db,n +C db,p =6.0347782 fF15.33ps 1V )V 4(V ln V V V 2)V (V k C A/V 10238.375k L W k DD T0p DD T0pDD T0p T0pDD p load PLH 26'p p p p =⎥⎥⎦⎤⎪⎪⎭⎫ ⎝⎛--+⎢⎢⎣⎡--=⨯=⨯=-τ如果以m=0.5，则：输出从1→0(V 1= 0V 变为V 2=-1.25V)：C load≈C g +C db,n +C db,p =6.2915162 fF16.147ps1V )V 4(V ln V V 2V )V (V k C DD T0n DD T0n DD T0n T0n DD n load PHL =⎥⎦⎤⎢⎣⎡⎪⎪⎭⎫ ⎝⎛--+--=τ 输出从0→1(V 1=-1.25V 变为V 2= -2.5V)：C load≈C g +C db,n +C db,p =5.8929732 fFps 1V )V 4(V ln V V V 2)V (V k C DD T0p DD T0p DD T0p T0pDD p load PLH 97.14=⎥⎥⎦⎤⎪⎪⎭⎫ ⎝⎛--+⎢⎢⎣⎡--=τ PROBLEM 7．We want to design a minimum sized CMOS inverter with 0.25um process(λ=0.12um) and desire the inverter with a symmetrical VTC (V Th =V DD /2) . The minimum sized NMOS transistor’s layers are shown as problem 6. Assume the following:V DD = 2.5V, and refer to the tables in the below.A. Determine the input capacitance (i.e. the load it presents when driven) and the total load capacitance that the inverter presents.B. Calculate t pLH and t pHL to obtain the average propagation delay, t p .PROBLEM 8. Sizing a chain of inverters.a. In order to drive a large capacitance (CL = 20 pF) from a minimum size gate (with input capacitance Ci = 10fF), you decide to introduce a two-staged buffer as shown in the following figure. Assume that the propagation delay of a minimum size inverter is 70 ps. Also assumethat the input capacitance of a gate is proportional to its size. Determine the sizing of the two additional buffer stages that will minimize the propagation delay.b. If you could add any number of stages to achieve the minimum delay, how many stages would you insert?What is the propagation delay in this case?c. Describe the advantages and disadvantages of the methods shown in (a) and (b).PROBLEM 9. Consider a CMOS inverter with the following parameters:V T0,n=1.0V V T0,p=-1.2V μn C ox=45uA/V2μp C ox=25uA/V2 (W/L)n=10 (W/L)p=20The power supply voltage is 5V, and the output load capacitance is 1.5pF.a. Calculate the rise time and the fall time of the output signal using average current method.b. Determine the maximum frequency of a periodic square-wave input signal so that the output voltage can still exhibit a full logic swing from 0V to 5V in each cycle.c. Calculate the dynamic power dissipation at this frequency.d. Assume that the output load capacitance is mainly dominated by fixedfan-out component( which are independent of W n and W p). We want tore-design the inverter so that the propagation delay times are reduced by 25%. Determine the required channel dimensions of the nMOS and the pMOS transistors. How does this re-design influence the switching (inversion) threshold?PROBLEM 10. Consider the following low swing driver consisting of NMOS devi ces M1 and M2. Assume that the inputs IN and IN’ have a 0V to 2.5V swing and that V IN = 0V when V IN’ = 2.5V and vice-versa. Also assume thatthere is no skew between IN and IN’ (i.e., the inverter delay to derive IN from IN is zero).a. What voltage is the bulk terminal of M2 connected to?b. What is the voltage swing on the output node as the inputs swing from 0V to2.5V. Show the low value and the high value.c. Assume that the inputs IN and IN have zero rise and fall times. Assume a zero skew between IN and IN’. Determine the low to high propagation delay for charging the output node measured from the the 50% point of the input to the 50% point of the output. Assume that the total load capacitance is 1pF, including the transistor parasitics.MOS管参数参照题4。
数字电路课后题参考答案
习题参考答案注：参考答案，并不是唯一答案或不一定是最好答案。
仅供大家参考。
第一章习题2. C B A D B A C B A F ⋅⋅+⋅⋅+⋅⋅=3. 设：逻辑变量A 、B 、C 、D 分别表示占有40%、30%、20%、10%股份的四个股东，各变量取值为1表示该股东投赞成票；F 表示表决结果，F =1表示表决通过。
F =AB +AC +BCD4. 设：A 、B 开关接至上方为1，接至下方为0；F 灯亮为1，灯灭为0。
F =A ⊙B5. 设：10kW 、15kW 、25kW 三台用电设备分别为A 、B 、C ，设15kW 和25kW 两台发电机组分别为Y 和Z ，且均用“0”表示不工作，用“1”表示工作。
C AB Z BA B A Y ⋅=⋅=6.输入为余3码，用A 、B 、C 、D 表示，输出为8421BCD 码，用Y 0、Y 1、Y 2、Y 3表示。
D C A B A Y CB DC BD B Y DC Y DY ⋅⋅+⋅=⋅+⋅⋅+⋅=⊕==32107. 设：红、绿、黄灯分别用A 、B 、C 表示，灯亮时为1，灯灭时为0；输出用F 表示，灯正常工作时为0，灯出现故障时为1。
C A B A C B A F ⋅+⋅+⋅⋅=8. D C B D A H DC B AD C B A D C B A D C B A G DC B AD C A B A F DC B A E ⋅⋅+⋅=⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅=⋅⋅⋅+⋅⋅+⋅=⋅⋅⋅=第二章习题1. 设：红、绿、黄灯分别用A 、B 、C 表示，灯亮时其值为1，灯灭时其值为0；输出报警信号用Y 表示，灯正常工作时其值为0，灯出现故障时其值为1。
AC AB C B A Y ⋅⋅=2. 设：烟、温度和有害气体三种不同类型的探测器的输出信号用A 、B 、C 表示，作为报警信号电路的输入，有火灾探测信号时用1表示，没有时用0表示。
报警信号电路的书躇用Y 表示，有报警信号时用1表示，没有时用0表示。
数字电子技术试题及答案解析1
一、单项选择题（每小题1分，共15分）在下列每小题的四个备选答案中选出一个正确的答案，并将其字母标号填入题干的括号内。
1．一位十六进制数可以用多少位二进制数来表示？（ C ）A . １B . ２C . ４D . 162．以下电路中常用于总线应用的是（ A ）A.T S L 门B.O C 门C. 漏极开路门D.C M O S 与非门 3．以下表达式中符合逻辑运算法则的是（ D ）A.C ·C =C 2B.1+1=10C.0<1D.A +1=1 4．T 触发器的功能是（ D ）A ． 翻转、置“0” B. 保持、置“1” C. 置“1”、置“0” D. 翻转、保持 5. 存储8位二进制信息要多少个触发器（D ）A.2B.3C.4D.8 6．多谐振荡器可产生的波形是（ B ）A.正弦波B.矩形脉冲C.三角波D.锯齿波 7．一个16选一的数据选择器，其地址输入（选择控制输入）端的个 数是（ C ）A.1B.2C.4D.16 8．引起组合逻辑电路中竟争与冒险的原因是（ C ）A.逻辑关系错；B.干扰信号；C.电路延时；D.电源不稳定。
9．同步计数器和异步计数器比较，同步计数器的最显著优点是（ A ） A.工作速度高 B.触发器利用率高C.电路简单D.不受时钟C P 控制10．N 个触发器可以构成能寄存多少位二进制数码的寄存器？（ B ） A.N -1 B.N C.N +1 D.2N11．若用J K 触发器来实现特性方程AB Q A Q n 1n +=+，则J K 端的方程应为（ B ）A.J =A B ，K =B AB.J =A B ，K =B AC.J =B A +，K =A BD.J =B A ，K =A B12．一个无符号10位数字输入的D A C ，其输出电平的级数是（ C ）A.4B.10C.1024D.100 13．要构成容量为4K ×8的RAM ，需要多少片容量为256×4的RAM ？（ D ）A.2B.4C.8D.32 14．随机存取存储器R A M 中的内容，当电源断掉后又接通，则存储器中的内容将如何变换？（ C ）A.全部改变B.全部为1C.不确定D.保持不变 15．用555定时器构成单稳态触发器，其输出的脉宽为（ B ）A.0.7RC ；B.1.1RC ；C.1.4RC ；D.1.8RC ；二、多项选择题（每小题1分，共5分）在下列每小题的四个备选答案中有二至四个正确答案，请将正确答案全部选出并将其字母标号填入题干的括号内；少选错选都不得分。
电子科大大规模4、5章答案
电子科大大规模4、5章答案第四章1、什么是硬件描述语言？它的主要作用是什么？答：硬件描述语言是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。
它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再综合到门级电路，再用ASIC或FPGA实现其功能。
2、采用硬件描述语言设计方法的优点是什么？有什么缺点？答：（1）采用Verilog HDL输入法最大的优点是其与工艺的无关性；（2）通用的硬件描述语言，易学易用。
具有C语言编程经验的设计者很容易学习和掌握；（3）允许在同一个电路模型内进行不同抽象层次的描述。
设计者可以从开关、门级、RTL和行为等各个层次对电路模型进行定义；（3）绝大多数流行的综合工具都支持Verilog HDL，编程风格简洁明了，高效便捷；（4）所有的制造厂商提供用于Verilog HDL综合之后的逻辑仿真的元件库，使用Verilog HDL进行设计，即可在更广泛的范围内选择委托制造的厂商。
3、Verilog HDL中的数字可以出现哪些值？相应代表的是什么样的物理意义？答：（1）整数，x（不定值）和z（高阻值），负数，4、Verilog HDL中有哪几种数据类型？它们各代表什么意义？答：19种数据类型，具体为reg型、wire型、integer型、parameter型，large型、medium型、scalared 型、time型、small 型、tri型、trio型、tri1型、triand型、trior型、trireg型、vectored 型、wand 型、wor型5、完成一个移位寄存器的设计，要求有同步清零功能。
答：//-------------// shifter// Filename: shifter.v//-------------module shifter( din, clk, clr, dout);input din, clk, clr;output [7:0] dout;reg [7:0] dout;always @(posedge clk)beginif(clr) //清零dout = 8'b0;elsebegindout = dout<<1; //左移一位dout[0] = din; //把输入信号放入寄存器的最低位endendendmodule6、Verilog HDL的模型共有哪些类型（级别）？答：系统级，算法级，寄存器传输级，门级，开关级7、什么是综合？是否任何符合语法的Verilog HDL程序都可以综合？答：所谓的逻辑综合其实质是设计流程的一个阶段，在此阶段中将较高级抽象层次的描述自动地转换成较低层次描述。
数字电路习题答案详解
3-16 用74LS138三—八线译码器和与非门实现下列逻辑函数。
Y1 ABC A(B C) m(1,2,3,7) Y2 AB A B m(2,3,4,5)
Y3 ( A B)( A C ) m(0,1,5,7)
Y4 ABC A B C m(0,7)
用“与非”门实现半加器逻辑图如图所示：
第三十七页，共50页。
3-19 半加器逻辑式：
全加器逻辑式：
S' AB AB A B C' AB Si1 Ai Bi Ci S 'Ci Ci1 AiBi (Ai Bi )Ci C'S 'Ci
第三十八页，共50页。
3-20 可控半加/半减器
第八页，共50页。
3-5
Ai 0 0 0 0 1 1 1 1
Si Ai BiCi Ai BiCi Ai BiCi Ai BiCi
Ci1 Ai BiCi Ai BiCi Ai Bi Ci Ai BiCi
真值表
Bi
Ci
Si
Ci+1
为全加器
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
1
0
1
X=1时；S=A+B，即：S=A-B,CO为借位输出。 X=0时；S=A+B,CO为进位输出。
第三十九页，共50页。
3-21 利用两片74283实现二进制数11001010和11100111的加法运算， 要求画出逻辑图。
解：实际就是八位二进制数加法运算
计算X-Y可变化为：X+[Y]补码； 求补：Y各位变反加1
数字电路第6章习题参考答案
电路 如图
1010
1001
1000 0111 0110 (b)
19
利用后十一个态，反馈置位信号直接由进位端Oc=QDQCQBQA 引 入，预置数为16-11=5=0101，状态迁移关系如下：
QDQCQBQA 0101
0110 0111
1000
1001 1010 电路 如图
1111
1110
1101
1100
励议程和时钟议程为：F1:(LSB) CP1=CP,J1=Q4,K1=1（书上有错）
F2:
CP2=Q1,J2=K2=1
F3:
CP3=Q2,J3=K3=1
F4:(MSB) CP4=CP,J4=Q1Q2Q3,K4=1
要求：（1）画出该计数器逻辑电路图；
（2）该计数器是模几计数器；
（3）画出工作波形图（设电路初始状态为0000）。
01 01 01 01
00 00 10 10
00 00
3
1001
1010
1111
0000 0001 0010 0011
1000
1011
1100
0100
1101
1110
0111 0110 0101
（3）画出工作波形图（设电路初始状态为0000）。
4
6.3 设计一个计数电路，在CP脉冲作用下，3个触发器QA,QB,QC 及输出C的波形图如图所示（分别选用JK触发器和D触发器）。 QC为高位， QA为低位。
00 1 1 X 0 01 0 0 X X
11 0 0 X X 10 1 1 X X
Q 2n1Q 1nQ 2nQ 1nQ 2n
J 4 Q3nQ2 nQ1n K 4 1 J 3 Q2 nQ1n K 3 Q2 nQ1n J 2 K 2 Q1n
数电数电习题答案
YA
(2)解:ቤተ መጻሕፍቲ ባይዱ
Y ABC
(3)解:
Y BC AC C D ACD
(4)解:
Y A BC C D
2-8(1)解:
Y AC AB AC
(2)解:
或者
Y BC AB AC
(3)解:
Y AC AC AB BD
2-5 (1) Y ( A B)( A B C) A ；Y ( A B)( A B C) A (2) Y ( A C) A B( A C) ；Y ( A C) A B( A C)
(3) Y ( A B)(C D) C D( A B C) ；Y ( A B)(C D) CD( A B C) (4) Y A(BC ABC ABC) ；Y A(BC ABC ABC) 2-6 (1) Y m(3,5,6,7) (2) Y m(0,1,4,8,9,10,11,12,13,1,4,15) (3) Y m(0,1,2,3,4,5,6)
2-1 解：
第 2 章习题答案
2-2 解：C=1 时，Y=A；C=0 时，Y=AB。波形如下：
2-3 略
2-4 (1) Y 0 (2) 原题有误，改为Y AB（ACD AD B C）（A B） Y 0 (3) Y ABCDE (4) Y BC AD AD (5) Y A CD E
解 ： （ 1） (45)10=(101101)2=(55)8=(2D)16（ 2） (78)10=(1111000)2=(170)8=(78)16（ 3） (25.125)10=(11001.001)2=(170.1)8=(78.2)16 （4）(34.25)10=(100010.01)2=(42.2)8=(22.4)16 （5）(65)10=(1100101)2=(145)8=(65)16 （6）(126)10=(1111110)2=(176)8=(7E)16 1-3．将下列十六进制数转换为二进制数和十进制数。 解 ： （ 1） (49)16=(1001001)2=(73)10（ 2） (68)16=(1101000)2=(104)10（ 3） (22.125)16=(1100101)2=(145)10 （ 4） (54.25)16=(1010100.00100101)2=(84.14453125)10 （ 5） (35)16=(110101)2=(53)10 （6）(124)16=(100100100)2=(292)10 1-4．将下列八进制数转换为二进制数和十进制数。 解 ： （ 1） (27)8=(010111)2=(23)10（ 2） (56)8=(101110)2=(46)10（ 3） (12.34)8=(1010.011100)2=(10.4375)10 （ 4） (74.25)8=(111100.010101)2=(84.328125)10 （ 5） (35)8=(11101)2=(29)10 （6）(124)8=(1010100)2=(84)10 1-5．将下列二进制数转换为十六进制数、八进制和十进制数。 解：（1）(1110001)2=(71)16=(161)8=(113)10（2）(10101.001)2=(15.2)16=(25.1)8=(21.125)10（3） (10111.1101)2=(17.D)16=(27.64)8=(23.8125)10 （ 4） (10001)2 =(11)16=(21)8=(17)10（ 5） (1010101)2=(55)16=(125)8=(85)10 1-6．试求出下列 8421BCD 码对应的十进制数。 解：（1）(111001)8421BCD=(39)10（2）(1001.0010)8421BCD=(9.2)10（3）(10111.1000)8421BCD=(17.8)10 （4）(100001)8421BCD=(21)10 （5）(1010101.00100111)8421BCD=(55.27)10 1-7．试求出下列 5421BCD 码对应的十进制数。 解：（1）(111001)5421BCD=(36)10（2）(1000.0011)5421BCD=(5.3)10（3）(10100.1100)5421BCD=(14.9)10 （4）(10100001)5421BCD=(71)10 （5）(00111011.00101010)5421BCD=(38.27)10 1-8．试求出下列格雷码对应的二进制数码。 解：（1）(0011)格雷码=（0010）2（2）(1000.0100) 格雷码=(1111.0111)2（3）(0101.1100) 格雷码 =(0110.1000)2（ 4） (10010001) 格 雷 码 =(11100001)2 （ 5） (00111011.00101010) 格 雷 码 =(00101101.00111100)2 1-9．试求出下列二进制数码对应的格雷码。 解：（1）0111=(0100)格雷码（2）1010.0101=(1111.0111) 格雷码（3）1101.1101=(1111.0111) 格雷码 （4）10110101=(11100111)格雷码（5）00111111.00101011=(00101000.00111110) 格雷码 1-10． 略 1-11．略 1-12．略 1-13．略
数字电路第三章习题与答案
第三章集成逻辑门电路一、选择题1. 三态门输出高阻状态时，（）是正确的说法。
A.用电压表测量指针不动B.相当于悬空C.电压不高不低D.测量电阻指针不动2. 以下电路中可以实现“线与”功能的有（）。
A.与非门B.三态输出门C.集电极开路门D.漏极开路门3．以下电路中常用于总线应用的有（）。
A.TSL门B.OC门C. 漏极开路门D.CMOS与非门4．逻辑表达式Y=AB可以用（）实现。
A.正或门B.正非门C.正与门D.负或门5．TTL电路在正逻辑系统中，以下各种输入中（）相当于输入逻辑“1”。
A.悬空B.通过电阻2.7kΩ接电源C.通过电阻2.7kΩ接地D.通过电阻510Ω接地6．对于TTL与非门闲置输入端的处理，可以（）。
A.接电源B.通过电阻3kΩ接电源C.接地D.与有用输入端并联7．要使TTL与非门工作在转折区，可使输入端对地外接电阻RI（）。
A.＞RONB.＜ROFFC.ROFF＜RI＜ROND.＞ROFF8．三极管作为开关使用时，要提高开关速度，可( )。
A.降低饱和深度B.增加饱和深度C.采用有源泄放回路D.采用抗饱和三极管9．CMOS数字集成电路与TTL数字集成电路相比突出的优点是（）。
A.微功耗B.高速度C.高抗干扰能力D.电源范围宽10．与CT4000系列相对应的国际通用标准型号为（）。
A.CT74S肖特基系列B. CT74LS低功耗肖特基系列C.CT74L低功耗系列D. CT74H高速系列11．电路如图（a），（b）所示，设开关闭合为1、断开为0；灯亮为1、灯灭为0。
F 对开关A、B、C的逻辑函数表达式（）。
F1F2 (a)(b)Ａ．C AB F =1 )(2B A C F += Ｂ．C AB F =1 )(2B A C F +=Ｃ． C B A F =2 )(2B A C F +=12．某TTL 反相器的主要参数为IIH ＝20μA ；IIL ＝1.4ｍA ；IOH ＝400μA ；水IOL ＝14ｍA ，带同样的门数（ ）。
数字电路答案大全(DOC)
数字电路试卷答案大全试卷A一、选择题（从每小题的四个备选答案中，选出一个正确答案，并将其号码填在括号内，每小题2分，共20分）1.将十进制数（18）10转换成八进制数是 [ ]① 20 ② 22 ③ 21 ④ 23 2. 三变量函数()BC A C B A F+=,,的最小项表示中不含下列哪项 [ ]① m2 ② m5 ③ m3 ④ m7 3.一片64k ×8存储容量的只读存储器（ROM ），有 [ ]①64条地址线和8条数据线 ②64条地址线和16条数据线 ③16条地址线和8条数据线 ④16条地址线和16条数据线4.下列关于TTL 与非门的输出电阻描述中，正确的是 [ ] ①门开态时输出电阻比关态时大 ②两种状态都是无穷大输出电阻 ③门关态时输出电阻比开态时大 ④两种状态都没有输出电阻5.以下各种ADC 中，转换速度最慢的是 [ ]① 并联比较型 ② 逐次逼进型 ③ 双积分型 ④ 以上各型速度相同6. 关于PAL 器件与或阵列说法正确的是 [ ]① 只有与阵列可编程 ② 都是可编程的③ 只有或阵列可编程 ④ 都是不可编程的7. 当三态门输出高阻状态时，输出电阻为 [ ]① 无穷大 ② 约100欧姆 ③ 无穷小 ④ 约10欧姆8.通常DAC 中的输出端运算放大器作用是 [ ]① 倒相 ② 放大③ 积分 ④ 求和 9. 16个触发器构成计数器，该计数器可能的最大计数模值是 [ ]① 16 ② 32 ③ 162 ④ 216 10.一个64选1的数据选择器有（ ）个选择控制信号输入端。
[ ]① 6 ② 16 ③ 32 ④ 64 二、填空题（把正确的内容填在题后的括号内。
每空1分，共15分。
）1．已知一个四变量的逻辑函数的标准最小项表示为()()13,11,9,8,6,4,3,2,0,,,m d c b a F ∑=，那么用最小项标准表示=*F ，以及=F ，使用最大项标准表示F。
F，以及==2．具有典型实用意义的可编程逻辑器件包括，，，。
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自我检测题
1．在存储器结构中，什么是“字”？什么是“字长”，如何表示存储器的容量？
解：采用同一个地址存放的一组二进制数，称为字。
字的位数称为字长。
习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。
2．试述RAM和ROM的区别。
解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。
但是掉电后数据丢失。
ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入，
3．试述SRAM和DRAM的区别。
解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。
动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。
根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。
因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。
4．与SRAM相比，闪烁存储器有何主要优点？
解：容量大，掉电后数据不会丢失。
5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线？多少根数据线？其存储容量为多少？
解：8根地址线，8根数据线。
其容量为256×8。
6．简答以下问题：
（1）CPLD和FPGA有什么不同？
FPGA可以达到比CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。
FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而积项丰富的结构。
在编程上FPGA比CPLD具有更大的灵活性；CPLD功耗要比FPGA大；且集成度越高越明显；CPLD比FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。
CPLD的编程工艺采用E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。
而基于SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片,且使用方法复杂，保密性差。
（2）写出三家CPLD/FPGA生产商名字。
Altera，lattice，xilinx，actel
7．真值表如表T5.7所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。
表T5.7
8．一个ROM 共有10根地址线，8根位线（数据输出线），则其存储容量为。
A．10×8 B．102×8 C．10×82D．210×8
9．为了构成4096×8的RAM，需要片1024×2的RAM。
A．8片B．16片C．2片D．4片
10．哪种器件中存储的信息在掉电以后即丢失？
A．SRAM B．UVEPROM C．E2PROM D．PAL
11．关于半导体存储器的描述，下列哪种说法是错误的。
A．RAM读写方便，但一旦掉电，所存储的内容就会全部丢失
B．ROM掉电以后数据不会丢失
C．RAM可分为静态RAM和动态RAM
D．动态RAM不必定时刷新
12．有一存储系统，容量为256K×32。
设存储器的起始地址全为0，则最高地址的十六进制地址码为3FFFFH 。
13．PAL是一种的可编程逻辑器件。
A．与阵列可编程、或阵列固定的B．与阵列固定、或阵列可编程的
C．与、或阵列固定的D．与、或阵列都可编程的
习题
1．现有如图P5.1所示的4×4位RAM若干片，现要把它们扩展成8×8位RAM。
（1）试问需要几片4×4位RAM？
（2）画出扩展后电路图（可用少量门电路）。
图P5.1
解：（1）用4×4位RAM扩展成8×8位RAM时，需进行字数和位数扩展，故需要4片4×4的RAM
（2）扩展后电路如图：
D D 6D D 4A 0A 1D D 2D D 0
A 2
2．在微机中，CPU 要对存储器进行读写操作，首先要由地址总线给出地址信息，然后发出相应读或写的控制信号，最后才能在数据总线上进行信息交流。
现有256×4位的RAM 二片，组成一个页面，现需4个页面的存储容量，画出用256×4位组成1K ×8位的RAM 框图，并指出各个页面的地址分配。
解：电路连接图如图所示。
从左到右四个页面的地址为： 000H~0FFH ，100H~1FFH ，200H~2FFH ，300H~3FFH 。
D 7D 6D 5D 4D 3D 2D 1
D 0
A 8A 9
A 0~A 3．试用4×2位容量的ROM 实现半加器的逻辑功能，并直接在图P5.3中画出用ROM 点阵图实现的半加法器电路。
A
B
S
i
C
i
图P5.3
A
B
i
S
i
C
A
B
i
S
i
C
解：由于半加器的输出B
A
B
A
S
i
+
=
AB
C i=
所以ROM点阵图如图所示。
4．用EPROM实现二进制码与格雷码的相互转换电路，待转换的代码由I3I2I1I0输入，转换后的代码由O3O2O1O0输出。
X为转换方向控制位，当X=0时，实现二进制码到格雷码的转换；当X=1时，实现格雷码到二进制码的转换。
试求：
（1）列出EPROM的地址与内容对应关系真值表；
（2）确定输入变量和输出变量与ROM地址线和数据线对应关系。
解：真值表为：
输入变量和输出变量与ROM 地址线和数据线对应关系如图所示：
32×4 RAM D 3D 2D 1D 0
A 0
A 1A 3A 2X A 4I 3I 2I 1I 0
O 3O 2O 1O 0
5．试分析如图P5.5所示PLA 构成电路。
写出F 1、F 2的逻辑表达式。
1
2
图P5.5
解：C
A
F+
+
C
=
AB
A
B
C
1
A
=
F+
BC
C
B
A
2
6．试分析如图P5.6所示电路。
（1）列出时序PLA的状态表和状态图
（2）简述该时序PLA的逻辑功能。
图P5.6
解：（1）根据电路图写出各触发器驱动方程 n n Q Q J 120+=，10=K
n Q J 01=，n n Q Q K 021+= n n Q Q J 012=，n Q K 12=
（2）写出各触发器状态方程
n n n n n n n Q Q Q Q Q K Q J Q 010200000+=+= n n n n n n n n Q Q Q Q Q Q K Q J Q 0120111111+=+=
n n n n n n n n Q Q Q Q Q Q K Q J Q 1201222222+=+=
（3）列出状态表
（4）状态转换图
（5）功能：同步七进制加法计数器。
7．试分析如图P5.7所示由PLA 实现的时序电路，列出状态转换表，简述该时序电路的逻辑功能。
Q 0
Q 1
Q 2
X
图P5.7
解 （1）根据电路图写出各触发器状态方程：
n n n n n Q Q X Q Q Q 020112+=+
n n n n n n Q Q Q Q Q Q 0120111+=+
n n n n Q X Q Q Q 00210+=+
（2）根据特性方程列出状态真值表，如表所示。
（3）状态转换图
由状态真值表可得电路在X = 0与X = 1时的状态转换图，如图所示。
12Q Q Q X =0
X =1
（4）逻辑功能
当X =0时，该时序电路为6进制加法计数器；当X =1时，该时序电路为5进制加法计数器。
8．观察如图P5.8的可编程I/O 模块，要求把此I/O 模块配置成输入管脚，请标出数据输入通道，给出具体的5个配置比特，并给出T 的值。
I/O 引脚
输出信号
输入信号
时钟
使能使能全局请零
时钟三态控制输出反相
三态反相
锁存输出弱上拉
转换
速率
图P5.8
解：要将I/O 引脚作为输入引脚，要将输出三态缓冲器输出置成高阻态，弱上拉禁止。
因此可将三态控制T 置1，三态反相置0，弱上拉置0，其余编程位无关。