基于CPLD的智力竞赛抢答器

湖南工程学院课程设计课程名称嵌入式系统课题名称基于CPLD的智力竞赛抢答器专业电子信息工程班级电子信息0703学号************姓名田博文指导教师陈爱萍2010年12月20日湖南工程学院课程设计任务书课程名称：嵌入式系统题目：基于CPLD的智力竞赛抢答器专业班级：电子信息0703学生姓名：***指导老师：***审批：任务书下达日期 2010 年12月20 日设计完成日期 2010年 12月31日目录一、总体思路及原理 (1)二、各级模块设计及仿真 (1)1、抢答启动模块 (1)（1）按键识别子模块 (2)（2）倒计时子模块 (4)2、选手抢答模块 (6)（1）单个选手按键子模块 (6)（2）判断抢答选手子模块 (7)3、加减分模块 (9)（1）组别判断子模块 (9)（2）加减及寄存器子模块 (11)（3）分数选择输出模块 (13)4、显示模块 (14)5、蜂鸣器模块 (16)四、实验箱的调试 (18)五、总结与体会 (19)六、参考文献 (21)七、总原理图 (22)一、总体思路及原理抢答器原理是根据所要设计的系统功能，将整个系统划分成几个主要模块，再将每个模块细分成几个子模块，直到最底层的小模块容易编程实现为止。

只需对底层元件编程实现，最后将各模块连接起来组成所需的系统。

对于一个抢答器系统，可将其分为五个模块：选手抢答模块、抢答启动模块、加减分模块、显示模块、蜂鸣器控制模块，其中抢答启动模块具有启动抢答及启动定时功能，输出使能信号给选手识别模块，以及抢答剩余时间给显示模块；选手识别模块完成锁存抢答信号的功能，并输出选手号给显示模块；蜂鸣器对抢答成功以及超时鸣声报警；显示模块对输入的数据进行显示。

二、各级模块设计1、抢答启动模块启动模块除了有启动的功能外，还有启动定时的功能。

定时时间分为5秒和20秒两种，使用两个按键对应两种限时抢答。

为此，将本模块再划分为2个子模：1）按键识别子模块按键的识别即对输入信号进行电平变化检测，电平发生跳变就认为是键被按下。

但VHDL程序中一个结构体内不能同时对两个信号进行电平跳变的检测，所以对本模块的程序设计采用状态机来实现，并使用统一的时钟信号来扫描按键的电平状态。

按键识别子模块对START5和START20两个按键定义三种状态，START5按下为ST1状态，此时两个按键“START5&START20”输入电平为“01”；START20按下为ST2状态，此时电平为“10”；两个都没按下为ST0状态，此时电平为“11”。

状态转换图如图所示。

本模块程序为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY START_5_20 ISPORT(CLK1,RST,START5,START20:IN STD_LOGIC; B,A:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --输出定时初值S_FLAG:OUT STD_LOGIC); --置数信号END ENTITY;ARCHITECTURE ONE OF START_5_20 ISSIGNAL DATAIN:STD_LOGIC_VECTOR(1 DOWNTO 0);TYPE ST_TYPE IS (ST0,ST1,ST2); --定义状态 SIGNAL C_ST:ST_TYPE; BEGIN DATAIN<=START5&START20; --两个输入信号放在一起判断 PROCESS(RST,CLK1)BEGIN IF RST='0' THEN --复位 B<="0000";A<="0000";C_ST<=ST0;S_FLAG<='0'; ELSIF CLK1'EVENT AND CLK1='1' THEN CASE C_ST ISWHEN ST0=> IF DA TAIN="01" THENC_ST<=ST1; --输入信号为01，转ST1状态按键识别模块状态转换图S_FLAG<='1'; --置数信号有效B<="0000";A<="0101"; --定时初值“05”ELSIF DATAIN="10" THENC_ST<=ST2; --输入信号为10，转ST1状态S_FLAG<='1'; --置数信号有效B<="0011";A<="0000"; --定时初值“30”ELSE C_ST<=ST0; --输入信号为11，保持ST0状态END IF;WHEN ST1=>IF DATAIN="11" THENC_ST<=ST0;--防按键抖动，为11时才转ST0状态S_FLAG<='0'; --置数信号无效ELSE C_ST<=ST1; --按键没弹起，继续等待END IF;WHEN ST2=>IF DATAIN="11" THEN C_ST<=ST0;S_FLAG<='0';ELSE C_ST<=ST2;END IF;WHEN OTHERS=>C_ST<=ST0;B<="0000";A<="0000";END CASE;END IF;END PROCESS;END ARCHITECTURE;本模块仿真波形如图所示。

按键识别模块仿真波形2）倒计时子模块倒计时需要1Hz 的脉冲输入，每来一个上升沿，进行一次减一运算，将结果输出到TIMEB 、TIMEA ；置数信号LOAD 输入有效，读入B 、A 端口的数据；输入L_CR 信号与选手识别模块连接，当选手抢答成功后，L_CR 信号为0，将倒计时清0.；若倒计时到，没有选手抢答，则在SR1输出1使扬声器发声。

同时输出信号给选手抢答模块，禁止选手抢答。

本模块程序为： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DE_COUNT ISPORT(CLK2,LOAD,L_CR,RST:IN STD_LOGIC; B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); TIMEB,TIMEA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEOUT,SR1:OUT STD_LOGIC);END ENTITY;ARCHITECTURE TWO OF DE_COUNT IS BEGIN PROCESS(LOAD,L_CR,RST,CLK2)V ARIABLE P1,P0:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF LOAD='1' THENP1:=B;P0:=A; --指数信号有效，将B 、A 值读入P1、P0 ELSIF L_CR='0' THEN --有选手抢答成功，L_CR 输入为0，定时时间清0P1:="0000";P0:="0000";TIMEOUT<='0';SR1<='1';ELSIF RST='0' THEN P1:="0000";P0:="0000";TIMEOUT<='1';SR1<='0'; ELSIF (CLK2'EVENT AND CLK2='1') THEN IF P0="0000" THEN IF P1>0 THENP1:=P1-1;P0:="1001"; --若个位为0，十位减1，个位赋为9 END IF;ELSE P0:=P0-1; --若个位不为0，个位直接减一IF P0="0000" AND P1="0000" THENTIMEOUT<='1';SR1<='1'; --若时间到，输出锁存信号END IF;倒计时模块END IF;END IF;TIMEB<=P1;TIMEA<=P0;END PROCESS;END ARCHITECTURE;程序中，因为每次减一后的时间值需要保存，用于下次继续减一，所以程序中使用了不完整的IF语句引入寄存器，用于保存每次减一后的时间值。

P1、P0定义为变量而不是信号的原因是，变量的赋值是即时的，减一后可以马上进行判断；若定义为信号，不能即时进行判断，并且减一操作后的赋值要经过一个δ延时，程序不好控制。

本模块仿真波形如图所示。

倒计时模块仿真波形两个子模块组合的程序为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY STARTER ISPORT(CLK1,CLK2,L_CR,RST,START5,START20:IN STD_LOGIC;TIMEB,TIMEA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEOUT,SR1:OUT STD_LOGIC);END ENTITY;ARCHITECTURE THREE OF STARTER ISCOMPONENT START_5_20 IS --调用元件START_5_20声明PORT(CLK1,RST,START5,START20:IN STD_LOGIC;B,A:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);S_FLAG:OUT STD_LOGIC);END COMPONENT;COMPONENT DE_COUNT IS --调用元件DE_COUNT声明PORT(CLK2,LOAD,L_CR,RST:IN STD_LOGIC;B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEB,TIMEA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEOUT,SR1:OUT STD_LOGIC);END COMPONENT;SIGNAL m,n:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL p:STD_LOGIC; --对应图7中的中间信号BEGIN --按照图7将两个元件连接起来U1:START_5_20 PORT MAP(CLK1=>CLK1,START5=>START5,START20=>START20,RST=>RST,B=>m,A=>n,S_FLAG=>p);U2:DE_COUNT PORT MAP(CLK2=>CLK2,B=>m,A=>n,LOAD=>p,RST=>RST,L_CR=>L_CR,TIMEB=>TIMEB,TIMEA=>TIMEA,TIMEOUT=>TIMEOUT,SR1=>SR1);END ARCHITECTURE;2、选手抢答模块将本模块划分为两个子模块：单个选手按键模块和判断抢答选手模块。