ISE中FPGA的实现流程
基于xilinise的fpga设计流程
基于x i l i n i s e的f p g a设计流程The pony was revised in January 20210 前言一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。
图1 FPGA设计流程目前赛灵思公司FPGA设计软件的最新版本是ISE ，本文中以ISE 为例。
ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。
软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP 设计工具System Generator。
ISE设计工具中包含ISE Project Navigator、ChipScope Pro和以下工具：图2 ISE软件包中部分工具做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED 灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。
1 创建工程（1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite →ISE Design Tools中打开ISE Project Navigator。
（2）单击File→New Project...出现下图所示对话框。
图3 新建工程对话框在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。
（3）单击Next >进入下一步，弹出下图所示对话框。
图4 工程参数设置对话框这里主要设置FPGA器件型号，速度等级，综合工具和仿真工具的选择，其余的一般默认即可。
ISE开发环境使用指南[FPGA开发教程
ISE开发环境使用指南简介ISE（Integrated Software Environment）是Xilinx公司开发的一套FPGA设计软件工具。
本文档将为您介绍如何使用ISE开发环境进行FPGA开发，包括环境的安装、基本操作和常见问题解决方法。
环境安装1.在Xilinx官网上下载最新版本的ISE软件。
2.双击安装文件，按照向导指示完成安装过程。
3.完成安装后，打开ISE软件，进行必要的设置和配置。
基本操作创建工程1.打开ISE软件，选择“File” -> “New Project”。
2.在弹出的对话框中输入工程名称和路径，选择FPGA型号等相关参数，点击“Next”。
3.添加源文件和约束文件，点击“Next”。
4.点击“Finish”完成工程创建。
编译工程1.在ISE软件中选择“Project” -> “Run Implementation”进行工程编译。
2.检查编译过程中是否有错误，根据提示进行修正。
下载到FPGA1.将FPGA与电脑连接，选择“Tools” -> “iMPACT”打开下载工具。
2.配置下载参数，选择对应的FPGA型号和文件路径。
3.点击“Program”开始下载程序到FPGA。
常见问题解决方法编译错误•检查代码中是否有语法错误或逻辑问题。
•检查约束文件是否设置正确。
下载失败•检查FPGA与电脑的连接是否正常。
•检查下载工具配置是否正确。
总结通过本文档的介绍，您应该对如何使用ISE开发环境进行FPGA开发有了一定了解。
希望您在实际操作中能够顺利完成项目的开发和调试。
如果遇到任何问题，可以参考本文档中提供的常见问题解决方法或参考Xilinx官方文档进行进一步学习和搜索。
实践篇——ISE设计流程部分(FPGA设计者的5个重要基本功)
基于VHDL语言的ISE设计流程
--新建工程
输入工程名字：counter 工程所在的目录
点击“Next”按纽
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基于VHDL语言的ISE设计流程
--新建工程
产品范围(product category) 芯片的系列(Family) 具体的芯片型号(Device) 封装类型（Package） 速度信息（speed） 综合工具（Synthesis Tool)
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基于VHDL语言的ISE设计流程
--对该设计文件进行综合
在ISE的主界面的处理子窗口 的synthesis的工具可以完成下面的 任务： • 查看RTL原理图（View RTL schematic） • 查看技术原理图（View 选中该选项并将其展开 Technology Schematic） • 检查语法（Check Syntax） • 产生综合后仿真模型（Generate Post-Synthesis Simulation Model） 。
--对该设计文件进行综合
行为级综合可以自动将系统直接从行为级描述综 合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为 寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概 念模型的角度来设计系统。同时，行为级综合工具能 让设计者对于最终设计电路的面积、性能、功耗以及 可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以 分为分配、调度以及绑定。
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基于VHDL语言的ISE设计流程
--启动ISE13.1软件
方法1：在开始菜单下找到ISE的启动图标
点击此处
方法2：在桌面上找到ISE图标，点击该图标启动ISE13.1软件
用ISE与Modelsim进行FPGA后仿真(时序仿真)的两种方法
用ISE与Modelsim进行FPGA后仿真（时序仿真）的两种方法作者：毕成炜2012年1月30日星期一我使用的是ISE_12.2,集成MODELSIM_6.5e。
后仿真的方法分为直接和间接两种。
直接是指从ISE上起动MODELSIM。
间接是单独起动MODELSIM，然后使用ISE生成的用于后仿的文件夹netgen。
下面分别叙述。
（一） 直接方法：1.建立一个文件夹给ISE工程用，比如D:\timing_sim，然后将源文件和测试文件放到它的下面：2.在ISE中如有旧的Project正在使用，则关闭它：这样画面清静。
然后新建一个New Project，点Next,选好器件和仿真器：点Next,点Finish.为了能够在ISE中直接唤起MODELSIM，还需要一些设置，主要是两处：双击器件：保证下图红圈处选中你要的仿真器：点OK后，在主菜单中点：保证在红圈处指定好MODELSIM执行文件所在的位置编译仿真库可以在这里双击Compile HDL Simulation Libraries，也可以在C:\Xilinx\12.2\ISE_DS\ISE\bin\nt下面找到，双击它，注意红圈处所标的是你的ISE版本所支持的MODELSIM版本，不能低于它。
否则仿真过程可能出问题。
点Next,点Next,选定你针对什么器件编译仿真库，点Next,点Next,注意，ISE可能最初不带modelsim.ini,它在此步会自动生成这个文件，并且是可写的，即它的“只读”属性是已经自动去掉的。
生成仿真库的映射关系自动写入了ISE的这个modelsim.ini,位于C:\Xilinx\12.2\ISE_DS\ISE\bin\nt，但是，它并不会自动去更新MODELSIM软件的modelsim.ini，而且MODELSIM使用的是它自己的modelsim.ini,位于C:\modeltech_6.5e。
所以需要把ISE的modelsim.ini中的映射关系再COPY到MODELSIM自己的modelsim.ini中。
基于Xilinx-ISE-124的FPGA设计流程-12页文档资料
基于ISE 12.4的FPGA设计基本流程ISE是使用XILINX的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。
本文主要通过一个最简单的“点亮LED灯”实例介绍了基于ISE 12.4软件的FPGA设计流程，包括设计输入、仿真、约束、下载等。
0 前言一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。
图1 FPGA设计流程目前赛灵思公司FPGA设计软件的最新版本是ISE 13.1，本文中以ISE 12.4为例。
ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。
软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。
ISE设计工具中包含ISE Project Navigator、ChipScope Pro和以下工具：图2 ISE软件包中部分工具做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。
1 创建工程（1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。
（2）单击File→New Project...出现下图所示对话框。
图3 新建工程对话框在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。
ISE教程
第十一章VHDL的FPGA实现能够完成逻辑综合的EDA工具很多。
在此，我们基于实验室使用比较广泛的ISE 软件介绍综合流程，参见图11.1，基于ISE的FPGA设计一般分为九步：·电路功能设计·VHDL的RTL源程序输入·功能仿真（功能不正确，则修改设计）·综合（产生网表）·综合后仿真（综合后电路的门级仿真不通过，则需修改源程序）·实现与布局布线·时序仿真与验证（整体的时序分析（后仿）通不过，则需要重新布线）·板级仿真与验证（主要应用于高速电路设计）·芯片编程与调试（产生FPGA目标文件，下载烧写FPGA）图11.1 FPGA设计流程在仿真模型中完全可以用VHDL来描述一项设计的时序特性，但在综合中，这些时序行为（如惯性或传输延迟）的描述都会被VHDL综合器忽略，而此设计的实际时序行为仅依赖于目标器件的物理结构和映射方式。
因此，若将设计模型从一个目标器件移植到另一个目标器件时，那些依赖于正确的延迟特性才能正常工作的VHDL模型，将不可能得到期望的综合结果和时序仿真效果。
仿真模型可以描述一些无限制的条件（如无穷循环或无范围限制的整型数），硬件却不能提供这些条件。
在某些情况下，如无穷循环或循环次数不确定的情况下，综合工具会产生错误并退出。
在其他的情况下，如无范围的整数，VHDL综合器会假设一个默认的表示方式，如以32bit二进制数表示无范围的整数。
尽管这是可综合的，但却无法生成所期望的电路。
11.2 VHDL的FPGA逻辑综合以下将以第七章例7.15交通信号灯监测电路的程序为例来说明如何对VHDL程序进行综合。
具体步骤如下：1.启动ISE如图11.2所示，在windows操作系统的开始菜单中启动Xilinx ISE Design Suite 10.1中的ISE主窗口，之后如图11.3。
图11.2 启动ISE 10.1图11.3 ISE 10.1 主窗口2.创建一个新的项目ISE 10.1主窗口打开后，选择创建一个新的项目，一般分为以下七步：(1) 单击【File】 【New Project …】命令，如图11.4.1，出现图11.4.2所示的【Create New Project】对话框。
在ISE软件中用HDL开发FPGA的流程
在ISE软件中用HDL开发FPGA的流程Xilinx公司的ISE软件是一套用以开发Xilinx公司的FPGA&CPLD的集成开发软件，它提供给用户一个从设计输入到综合、布线、仿真、下载的全套解决方案，并很方便的同其它EDA工具接口。
其中，原理图输入用的是第三方软件ECS，HDL 综合可以使用Xilinx公司开发的XST、Synopsys的FPGA Express和Synplicity 公司的Synplify/Synplify Pro，测试台输入是图形化的HDL Bencher，状态图输入用的是StateCAD，前、后仿真则可以使用Modelsim XE(Xilinx Edition)或Modelsim SE。
除了上述软件以外，你也可以使用其它公司的相关EDA软件产品。
一、设置工作环境这一步并不是总是需要。
通常用在第一次使用ISE或需要对某些项目进行修改时。
一般有以下几项需要设置：（1）常用的。
这主要是设置项目管理器中文件的显示方式、字体、窗口的显示方式等。
一般用默认值就行。
（2）编辑器。
这里可设置跳格键（Tab）的字符个数、编辑器的字体等。
（3）流程设置。
（4）工具设置。
主要设置仿真器ModelSim、HDL 测试台生成工具HDL Bencher、状态图输入工具State CAD的工作目录。
其实要设置的就是ModelSim的工作目录，因为后两项通常在安装完后ISE已经帮你设好了！二、新建工程这一步和其它的软件开发一样，ISE要求在对文件进行综合或布线之前必须要有一个存在的工程。
在新建工程时，你需要设置以下几点：（1）工程名（2）工程所在目录。
ISE所产生的输出文件将全部放在该目录下。
但对源文件的目录没有要求。
（3）器件家族。
即你所采用的FPGA是Xilinx的哪一大类。
（4）器件型号。
（5）综合软件。
由于ISE3.3预置了4种可选的综合器接口（XST为Xilinx自己开发，FPGA Express是Synopsys公司的OEM版，在安装ISE时就已经装好了。
FPGA开发全攻略——ISE基本操作
FPGA开发全攻略——ISE基本操作这篇文章讲述了如何用工具提高效率的方法，适用程度因人而异。
Situation: 在对FPGA 设计进行最初步的系统规划的时候，需要进行模块划分，模块接口定义等工作。
通常，我们起初会在纸上进行设计，到了一定阶段的定稿可能会输入Visio 等工具，方便在T eam 内部交流和审阅。
虽然在纸上我们可以很随意地书写，而用纸画的不方便就在于，如果想对某一个模块进行一些改动或者重画模块，那么常常因为留出的空余纸张不够，而导致拿一张新的白纸重新画一遍，比较浪费时间。
对于电子化的Visio 来说，方便修改是好处，但他不是专为设计FPGA 系统而设计的，添加输入输出端口没那么方便，也不会根据定义的模块自动生成HDL文件。
HDLQuestion: 我们能不能使用更好软件进行系统规划呢？Solution: 答案是可以的。
下面以ISE 10.1 为例作说明：1) 画一个空模块，仅定义端口 - 新建Schematic，选择Tools -> Symbol Wizard，里面可以定义Symbol名和端口属性。
完成后生成sym 格式的Symbol。
如果端口是一个bus，那么可以用A(4:0) 的形式。
2) 将Symbol 添加到原理图 - 在Schematic 的Symbol 页面，选择Categories 为工程文件夹，在Symbols列表中就可以看到刚刚新建的Symbol。
将它添加到原理图中。
3) 重复1-2 步骤，建立所有Symbol，并连接端口。
如果需要修改连线的名字或者模块的例化名，可以选择需要修改名字的元件然后按右键--> Object Properties --> 在Name/InstName 窗格中填入需要的名字。
4) 如需修改Symbol，可以直接在sym 文件中修改 - 可以按右键-> Add -> Pin 等等添加，也可以Copy已存在的Pin，然后改变PinName。
ISE中FPGA的实现流程
ISE中FPGA的实现流程一.ISE实现的步骤在综合之后，我们开始启动FPGA在ISE中的实现过程，整个过程包括以下几个步骤：1.Translate - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库文件（Native Generic Database,NGD）中。
2.MAP - 将设计映射到目标器件的资源上，可以选择在此阶段完成资源的布局。
3.Place and Route - 按照时序约束的要求，完成设计的布局布线。
4.Generate Programming File - 生成一个可下载到FPGA器件的bit流文件。
本文将会详细的介绍如何完成一个设计的实现过程以及实现过程的这四个步骤。
二.启动实现过程的方法1.在design窗口的第一行，找到view选项，选中Implementation模式，表示design窗口中显示的是Implementation过程的界面。
新建工程中默认选择Implementation模式。
2.在design窗口上半部分的hierarchy子窗口中，点击顶层文件。
3.在design窗口下半部分的processes子窗口中，可以双击Implement Design启动完整实现过程，也可以右键选中run启动完整实现过程。
同时，可以展开Implement Design，单独执行Translate、MAP、Place and Route等过程。
Implement结束以后，可以双击Generate Programming File生成bit流文件。
Generate Programming File过程也可以通过邮件选中run来启动。
三.TranslateTranslate过程将输入的所有网表文件和约束文件进行整合，输出到一个NGD(Native Generic Database)文件中。
NGD文件是Xilinx自定义的一种通用数据库文件，在文件中设计被映射成各种NGD定义的基元，例如与门、或门、LUTs、flip-flops和RAM等。
(ISE使用流程)逻辑设计实验
实验一ISE工具的使用流程--拨码开关控制LED实验1.1 实验目的1.学会ISE的基本开发流程和常用功能的使用，本实验直接使用新建一个拨码开关控制led 实验来作为设计文件，通过ise 综合、映射、布局布线后，生成FPGA位流配置文件，通过JTAG口对开发板上FPGA进行配置。
2学会最基本拨码开关和led 工作原理。
1.2 实验原理1.实验开发板的拨码开关向上拨动时处于低电平，向下处于高电平，用此来控制LED灯。
2.LED灯的的一端已经接高电平，另一端接FPGA的IO口，因此当IO输出低电平是便可点亮LED灯，否则LED为暗。
3.按键默认为高电平，按键按下时接地为低电平来检测按键的按下的复位信号。
1.3 实验步骤1.打开ISE应用程序，进入图形化界面图表 12.点击File－>New project,在弹出的对话框中设定工程和工程路径，用HDL源码,NEXT图表 23.选定器件和封装，点击NEXT.图表 34.在工程中创建源文件，选择New Source.,选中Verilog Module,输入源文件名称图表 45.可在弹出的对话框中输入信号的输入输出定义，也可暂时不定义图表 56.点击下一步，点击finish,然后自动回到creat a new source 对话框，点击下一步，再击下一步，然后点击finish 。
图表 66.点击设计的源文件，然后整个界面如图所示图表77.将鼠标置于输入输出的下方，点击工具栏中的，然后进入各子目录选择如下，这是一个快捷操作模板。
右键use in file,可在源文件中看到已经添加相应的模板，然后修改一些端口、添加内容完善整个工程设计。
图表88.写源文件的代码如下module key_led(clk, key, reset_n, led);input clk;input key;input reset_n;output led;reg led;// Usage of asynchronous resets may negatively impact FPGA resources// and timing. In general faster and smaller FPGA designs will// result from not using asynchronous resets. Please refer to// the Synthesis and Simulation Design Guide for more information.always @(posedge clk or negedge reset_n)if (!reset_n) beginled <= 1;endelse beginif(key==0)led <=0;elseled <=1;endendmodule可用design Utilities点击create schematic symbol下观看所生成的原理图来分析电路的性能。
FPGA实验课件--ISE的使用与设计流程
分频器，100MHZ1HZ
高等教育出版社
基于verilog语言的ISE设计流程 --创建一个新的设计文件
3位计数器
高等教育出版社
基于verilog语言的ISE设计流程 --对该设计进行行为仿真
选中Simulation选项
选中counter.v，点击鼠标右键 选中New Source…
高等教育出版社 测试代码
ISE13.3集成开发环境介绍 --主界面介绍
工作区子窗口 源文件窗口
处理子窗口
高等教育出版社 脚本子窗口
基于verilog语言的ISE设计流程
--一个数字系统的设计原理
计数器
外部50MHz时钟
1Hz时钟
分频器生成 电路
3位的计 数器
LED灯显示计数值
top.v divider.v clk reset 分频器 1HZ counter.v 3位计数器 out[2:0]
选择Implement Design, 并展开
第三步: 布局和布线 ”Place & Route” 高等教育出版社
基于verilog语言的ISE设计流程 --查看布局布线后结果
选择Place & Route, 并展开 选择View/Edit Routed Design(FPGA Editor)
高等教育出版社
工程名
器件名字
生成了空的工程框架
高等教育出版社
基于verilog语言的ISE设计流程 --创建一个新的设计文件
选中器件名字，点击鼠标右键 选中New Source…
高等教育出版社
基于verilog语言的ISE设计流程 --创建一个新的设计文件
块存储器映像文件 在线逻辑分析仪Chipscope定义和连接文件
基于Xilinx_ISE_124的FPGA设计流程图
基于ISE 12.4的FPGA设计基本流程ISE是使用XILINX的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。
本文主要通过一个最简单的“点亮LED灯”实例介绍了基于ISE 12.4软件的FPGA设计流程，包括设计输入、仿真、约束、下载等。
0 前言一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。
图1 FPGA设计流程目前赛灵思公司FPGA设计软件的最新版本是ISE 13.1，本文中以ISE 12.4为例。
ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。
软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP 设计工具System Generator。
ISE设计工具中包含ISE Project Navigator、ChipScope Pro 和以下工具：图2 ISE软件包中部分工具做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。
1 创建工程（1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。
（2）单击File→New Project...出现下图所示对话框。
图3 新建工程对话框在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。
ISE13.1烧写FPGA程序图文教程
ISE13.1烧写FPGA程序图文教程本例使用Xilinx的Virtex-5型号FPGA芯片，配置芯片为xcf32p。
1、连接FPGA下载器与板卡正确连接FPGA下载器。
将仿真器每个管脚与板卡上JTAG接口对应管脚正确连接。
注意FPGA下载线必须连接正确，否则会烧毁FPGA。
2、FPGA程序文件烧写连接好FPGA下载器后，板卡通电。
FPGA程序文件烧写依次按照以下Step1至Step20进行。
Step4至Step10是将.bit文件转换为可以烧写的.mcs文件，如果已经存在可以烧写的.mcs文件，可以略过Step4至Step10，直接跳转到Step11进行程序烧写。
Step1双击打开iMPACTStep2点击NoStep3点击CancelStep4双击CreatePROM FileA.点击选择B.点击C.选择芯片D.点击添加E.点击F.选择输出文件名称以及输出路径G.点击OKStep5点击OKStep6点击NoStep8点击OKStep9A.双击B.空白处右键，点击InitializeChain Step12点击NoStep13A.勾选Load FPGA和Paralle ModeC.点击OKB.点击ApplyStep14xcf32p上点击右键，选择EraseStep15Erase完成Step16xcf32p上右键，选择Assign NewConfiguration File...Step18xfc32p上点击右键，选择Program关闭iMPACT，退出前不保存当前工程设置Step20FPGA程序烧写完成后，板卡重新上电。
实验一ISE安装和开发流程
实验一ISE安装和开发流程FPGA实验培训讲义利用RCII-SP3S400开发板做FPGA实验，应具备一些条件：1、应用此开发板应该具备的基础知识1）HDL相关知识：FPGA的设计与应用涉及到软件和硬件相关的知识，要求学员具备了一定的Verilog或VHDL基础。
如果没有这方面的基础，可以利用课余时间把相关内容补上。
2）电路相关知识：由于用FPGA开发板做实验，可能要涉及到硬件的测试等，这要求学员对开发板的整个结构和原理图要有个充分的了解，有利于硬件的调试和测试。
3）接口协议该开发板提供了相关标准接口，如串口、LCD、USB 等，如果要用这些接口，希望对大家能对这些接口协议有了基本的了解，有助于相关实验的进行。
4）FPGA知识对FPGA的内部结构和相关资源的了解，能充分利用FPGA的资源，可加速实验的进展。
所以建议学员对FPGA的基本结构和性能有个大体了解。
2、使用开发板前的准备工作：1）设计软件的安装使用此开发板前，首先确保已安装了相关的设计软件，在开发包中提供现在主流的一些设计软件，包括：ISE12.2、ModelSim、Synplify，ChipScope 和Xilinx EDK，其中ISE12.2为Xilinx 公司专门用于FPGA 开发的工具，ModelSim 和Synplify是目前应用比较广泛的仿真工具和综合工具，ChipScopePro 是一个功能很强大的在线逻辑分析工具，在FPGA 的调试阶段很有用，如果没有安装这些软件，请先安装上述软件。
建议先装ISE，再装其它的辅助工具。
2）熟悉开发板的硬件环境参照提供的原理图，对照开发板，了解一下FPGA外围器件和接口的配置，对电路板的整体情况有个了解，便于以后的开发。
特别是FPGA的供电电路以及FLASH的配置方法，有助于以后做相关FPGA 的开发。
3）利用本开发板进行FPGA实验的安排利用本开发板的实验分为四个节点，不同的节点侧重点不同，学习的内容和深度也有所不同。
基于ISE的FPGA开发流程
基于ISE的FPGA开发流程基于ISE的FPGA开发流程黄晓林1、ISE软件的安装从xilinx官网下载该软件的ISE 11.5（前提是已安装11.1版本），安装步骤如下列图示：图1.1 选择组件，点击select all即可(已选好了安装路径)1.2 点击Install开始安装2、基于ISE的开发流程2.1 ISE的功能简介ISE的功能主要包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，并可以很方便地与其他第三方EDA工具接口，比如Modelsim、Synplify Pro等。
这里主要以下代码为基础来展开FPGA开发流程的介绍。
2.2新建工程与代码输入2.2.1新建工程选择“File | New Project”选项，在弹出的对话框中输入工程名及其要保存的路径，如图所示。
图2.2.1 新建工程示意图单击Next按钮进入下一页，选择所使用的芯片类型以及综合、仿真工具。
我们选用了Virtex6-2 XC6VLX550T FF1760芯片,如图所示。
图 2.2.2 新建工程的属性配置表2.2.2 代码的输入在工程管理区的任意位置单击鼠标右键，在所弹出的菜单中选择“New Source”命令，如图所示选择和输入源文件类型和文件名。
图 2.2.3 新建源代码对话框点击Next，进入模块端口定义对话框，如图所示。
其中的MSB 是指信号的最高位，LSB是信号的最低位。
图2.2.4 V erilog模块端口定义对话框定义了模块端口后，单击Next按钮进入下一步，单击Finish按钮完成创建。
ISE会自动创建一个V erilog模块的例子，并在源代码区打开，如下图所示图2.2.5 ISE主界面及源代码2.3 基于ISE的仿真在代码编写完成以后，需要测试平台来验证所设计的模块是否满足需求。
这里只介绍一种基于V erilog语言测试平台的方法。
在工程管理区的任意位置单击鼠标右键，在所弹出的菜单中选择“New Source”命令，然后选择“V erilog T est Fixture”类型，输入文件名“test_test”，在单击“Next”进入下一页。
FPGA设计开发软件ISE使用技巧之：ISE软件的设计流程
FPGA设计开发软件ISE使用技巧之：ISE软件的设计流程
6.3 ISE软件的设计流程
公司的ISE软件是一套用以开发Xilinx公司的&的集成开发软件，它提供应用户一个从设计输入到综合、布线、、下载的全套解决计划，并很便利地同其他工具接口。
其中，原理图输入用的是第三方软件ECS;状态图输入用的是
StateCAD;HDL综合可以用法Xilinx公司开发的XST、Synopsys公司开发的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;
测试激励可以是图形化的HDL Bencher，也可以由用户提供测试代码;
通过 XE(Xilinx Edition)或ModelSim SE举行仿真。
Xilinx为ModelSim预留了接口，可以挺直在ISE环境中打开，用法十分便利。
并且ModelSim支持综合前、后仿真，以准时序仿真，功能很强大。
除了上述软件以外，也可以用法其他公司的相关EDA软件产品。
本节将对ISE的软件设计流程做一个全面的介绍。
普通来说完整的ISE 软件设计流程包括：设计与输入、功能仿真、综合、综合后仿真、实现、布局布线后仿真与验证以及下载调试等主要步骤，6.6所示。
详细讲解如下。
1.设置工作环境
这一步并不是总是需要。
通常用在第一次用法ISE或需要对某些项目举行修改时，普通有以下几项需要设置：这些设置主要是在“Edit”/“Preferences”下完成的，6.7所示。
图6.6 ISE下FPGA设计流程图
第1页共5页。
第四章 FPGA组件设计(ISE开发进阶)
掌握IP核的生成和使用方法。 会用户约束文件UCF设计。
了解ISE实现选项配置和实现报告。 了解静态时序分析方法与布局布线后仿真。 掌握FPGA的配置。 了解ChipScope的使用。
掌握原语的使用方法。
IP Core的使用
ISE提供的IP Core（IP核）
面向复杂设计的软核
IP Core的使用
方法1：定制ISE中一个已有的IP Core
小写
IP Core的使用
选择
IP Core的使用
定制 同步FIFO Core为例
IP Core使用说明
IP Core的使用
生成 点击Generate ISE 的Module View窗口中出现所生成的IP Core
IP Core的使用
FPGA的配置
配置文件的生成 执行 生成.bit文件
FPGA的配置
启动iMPACT 选择边界扫描 也可以取消 然后点击 进行自动检测
FPGA的配置
下载配置 右键Program，选中生成的.bit文件 下载成功后，提示“Success”
FPGA的配置
采用PROM配置FPGA 生成的.bit文件需要转换成.mcs文件 下载到PROM中，PROM自动配置FPGA
综合IP：可以综合，不能在芯片上验证
IP Core的使用
如何将自己的代码封装成一个IP Core？ 可以提供给他人使用，但不想被篡改。 ISE方法： 提供verilog wrapper文件（.v文件），只提供端口 描述和参数； 提供.edn文件或者.ngc文件等同名的网表文件。 综合选项中去除IOBUF生成选项。 Vivado方法： Tools -> Create and Package IP
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一.ISE实现的步骤
在综合之后，我们开始启动FPGA在ISE中的实现过程，整个过程包括以下几个步骤：
1.Translate - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库文件
（Native Generic Database,NGD）中。
2.MAP-将设计映射到目标器件的资源上，可以选择在此阶段完成资源的布局。
3.Place and Route-按照时序约束的要求，完成设计的布局布线。
4.Generate Programming File- 生成一个可下载到FPGA器件的bit流文件。
本文将会详细的介绍如何完成一个设计的实现过程以及实现过程的这四个步骤。
二.启动实现过程的方法
1.在design窗口的第一行，找到view选项，选中Implementation模式，表示design窗口中显示的是Implementation过程的界
面。
新建工程中默认选择Implementation 模式。
2.在design窗口上半部分的hierarchy子窗口中，点击顶层文件。
3.在design窗口下半部分的processes子窗口中，可以双击Implement Design启动完整实现过程，也可以右键选中run启动
完整实现过程。
同时，可以展开Implement Design，单独执行Translate、MAP、Place and Route等过程。
Implement
结束以后，可以双击Generate Programming File生成bit流文件。
Generate Programming File过程也可以通过邮件选中
run来启动。
三.Translate
Translate过程将输入的所有网表文件和约束文件进行整合，输出到一个NGD(Native Generic Database)文件中。
NGD文件是Xilinx自定义的一种通用数据库文件，在文件中设计被映射成各种NGD 定义的基元，例如与门、或门、LUTs、flip-flops和RAM等。
NGD文件中同时包含着原始网表文件中描
述的设计层次，以及原始约束文件中包含的约束信息。
NGD可被映射到目标系列的器件中。
主要输入文件类型：ngc（XST综合时的网表文件）、edf （synplify综合时的输入网表文件）、ucf （约束文件）
主要输出文件类型：NGD（Xilinx私有通用数据库文件）、BLD（Translate过程的报文）
四.MAP
MAP过程用于将设计映射到一个具体的目标FPGA中，输入文件NGD中描述的逻辑被MAP(映射)成具体的FPGA基元，如IOBs、Slices和RAMs。
MAP过程会进行多余逻辑剔除、组合逻辑合并之类的动作，具体实现过程受到各种约束的影响。
MAP 过程输出一个叫做NCD（Native Circuit Description）的文件，用来表示设计与FPGA基元之间的具体映射关系。
对于除了Spartan@-3和Virtex-4之外的的FPGA，MAP过程同时会完成FPGA基元的布局（Place）。
主要输入文件类型：NGD
主要输出文件类型：NCD（Xilinx私有电路描述文件，描述了逻辑与FPGA基元的具体映射关系，
对于除Spartan3和Virtex4
之外的FPGA，NCD还包含基元的布局信息）、PCF（物理约束文件，用于约束各个FPGA基元之间的
位置关系等）、MRP（map 过程的报告）
五.PAR(Place and Route)
PAR过程用于将输入文件NCD中的FPGA基元放置在具体的位置，并且完整各个基元之间的连线。
对于除Spartan@-3和Virtex-4之外的的FPGA，Place过程已在MAP阶段完成，PAR只需完成Route（布线）即可。
PAR在Route时，根据时序约束，不断的尝试如何让所有的布线都满足时序要求，直到所有布线真的都满足时序为止。
PAR的结果输出到一个NCD（Native Circuit Description)文件中，PAR输出的NCD和与MAP输出的NCD全名不相同，内容也不相同。
主要输入文件类型：NCD、PCF
主要输出文件类型：NCDXilinx私有电路描述文件，描述了逻辑在FPGA内部的具体实现）、PAR （PAR过程的报告文件）
六.Generate Programming File
Generate Programming File过程用于生成FPGA的的配置文件，配置文件（如bit文件）中包含了PAR后NCD文件中所有的布局布线信息，可用于FPGA的配置。
将配置文件加载到FPGA以后，FPGA才能实现被设计的功能。
主要输如文件类型：NCD（PAR产生）
主要输出文件类型：bit(包含一些头信息和配置信息，可用于电缆线加载）、bin（只包含配置信息，存储在memory中的
部分,如存在SPI FLASH中的配置信息）。