三位数码管显示数字部分实验报告

一、实验目的

（1）结合三位数码管显示实验，熟悉软件quartus 的使用，熟悉FPGA 开发模式；

（2）熟悉DDA 系列数字系统实验平台的使用； （3）了解图形输入、文本输入、层次实际的过程； （4）了解图形输入的注意事项和画图技巧； 二、实验设计方案 1、原理说明

采用动态扫描的方式循环的选通3位数码管显示多个字符，同时字符的输入由数据的多路复选器完成，字符的输入手工完成； 2、结构流程

因为2-3译码器与3-1数据选择器共用一个sel 选择信号，所以3位数码管循环输出时对应固定的有数据选择器选择来的字符（字符由手动输入得来） 三、实验流程

1、设计模4计数器，完成仿真、下载验证；

2、设计2-3译码器；

3、设计3-1数据选择器；

模4计数器 2-3译码器

3选1数据选择器

7449 7段译码器

循环选择3位数码管中的某一个

在选择的数码管上

输出字符

4、综合数码管显示扫描电路，完成仿真、下载验证；

以模4计数器为例演示工程的建立、设计输入（图形法）、编译、仿真验证

模4计数器的设计 1、设计方案 clk 模块：

电脑仿真信号，共2us ，周期100ns ，占空比50%，方波信号； Counter 模块：

使能信号全部有效，计数器输出为4计数器清空；（利用与非门和一个寄存器完成） 输出模块：

输出计数器的q[0].q[1]分别为输出的低一位和高一位。

2、设计实验流程说明： （1）建立工程：

1.工程名和顶层文件名为counter4；

2.目标器件为Flex10k ，型号TI144-4

CLK 信号

Counter 使能端全部有效

每次CLK 信号有效，计数加1

D 寄存器，输入为计数器低2位的与非信号，输出到计数器的clr 端，当输入为0是，计数器清空

（2）建立电路、设计输入clk信号

1、在元件库中找到原件放入图中、连接；

2、连线，给总线、支线命名，方便下一步仿真；

3、电路原理见上。

（3）编译：

（4）仿真验证：

建立clk波形图：

设置输入输出信号。输入为clk信号，长度2us，间隔100ns的方波

信号，输出为q[0]、q[1]。

利用clk信号仿真：无延时

有延时：

（5）管脚分配、下载验证：

其他电路的设计

（1）3-1数据选择器，采用VHDL描述语言

同时介绍了一种管脚分配方法

（2）2-3译码器设计过程与模4计数器设计过程类似

1、方案设计

采用自上而下的设计方法，综合以上3个电路、7449 7段译码器完成扫描显示电路；

2、实验流程

（1）建立工程

工程名和顶层实体名为sacn_led3

（2）创建电路图

（3）管脚分配（实际分配与EDA实验板有关）

（4）仿真验证

（5）下载验证

四、实验总结

在设计过程学习到了很多，总支线的命名、FPGA的设计流程、模块化器件的建立、自上而下的设计方法、熟悉了实验板的使用、软

件的使用也基本掌握。过程中支线命名尤其重要，可以避免很多麻烦。