锁相环的组成及其框图

MC4046应用

3.1 锁相环CD4046原理及应用3.1.1锁相环路的构成锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PD）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示图1 锁相环路的基本组成框图压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Uc大小决定。

施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Ud正比于Ui和Uo 两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Uc。

这个平均值电压Uc朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。

这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。

当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。

锁相环应用非常灵活，如果输入信号频率f1不等于VCO 输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。

过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

3.1.2CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：图1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

锁相环PLL

光耦合器
2.电流传输比光耦合器的重要参数，通常用直流电流传输比来表示，当输出电压保持恒定时，它等于直流输出电流IC与直流输入电流IF的百分比。有公式 CTR=IC/IF *100%。
光耦合器
六、选用原则
1.光耦合器的电流传输比（CTR）的允许范围为 50%-200%。这时因为当CTR<50%时，光耦合器中的LED就需要较大的工作电流（IF>50mA），才能正常控制占空比，这会增大光耦合器的功耗。如果当 CTR<200%，在启动电路或者当负载发生突变时，有可能造成误触发，影响正常输出。
其中，1.通用型属于中速光耦合器，其电流传输比为25%-300%。达林顿型光耦合器的速度较低，其电流传输比可达到100%-5000%。 2.高速型光耦合器具有速度快、输出线性好等优点。由光集成电路构成的光耦合器属于高速光耦，电流传输比较大。
光耦合器
3.光纤型光耦合器能够耐压高，其绝缘电压值超过100kV。 4.光敏晶闸管型光耦合器属于大功率输出的光耦典型产品有4N39（内含单向晶闸管）， IS607（内含双向晶闸管）。光敏场效应管型光耦合器的特点是速度快，交、直流两用。
隔离变压器
三、图形符号（见P56 图5-17）
隔离变压器
四、作用
隔离变压器是交流电源转换的一种重要的静止型电磁感应器件，广泛应用于电器、控制、船舶及测试等行业。 1.绝缘耐压特性 2.电源滤波作用
隔离变压器
五、应用
图一常见的晶闸管触发电路
图二典型的直接耦合式GTO驱动电路
光耦合器
一、概念光耦合器（Optical Coupler）也称光电耦合光耦合器器或隔离器，简称光耦光耦。光耦

锁相环的基本组成

锁相环的基本组成锁相环（Phase Locked Loop，简称PLL）是一种常用的电子电路，用于频率合成、时钟同步和相位锁定等应用。

它由相频比较器、低通滤波器、电压控制振荡器（Voltage Controlled Oscillator，简称VCO）和分频器等基本组成部分构成。

锁相环通过不断调整VCO的频率，使其与参考信号的频率保持同步，从而实现相位和频率的锁定。

相频比较器是锁相环的核心部分之一。

它将参考信号和VCO输出的信号进行比较，并产生一个误差信号，表示两者之间的相位差。

低通滤波器用于去除误差信号中的高频成分，得到平滑的控制电压。

这个电压被送入VCO，通过改变VCO的频率来减小相位差。

通过不断调整VCO的频率，使其与参考信号的频率保持同步，最终实现相位锁定。

VCO是另一个重要的组成部分。

它根据输入的控制电压来调整输出信号的频率。

当控制电压增加时，VCO的频率也随之增加，相位差减小。

反之，当控制电压减小时，VCO的频率降低，相位差增大。

通过这样的反馈机制，VCO能够自动调整频率，使其与参考信号保持同步。

除了相频比较器、低通滤波器和VCO，锁相环还常常包含一个分频器。

分频器将VCO输出的信号进行分频，得到一个与参考信号频率相同或相倍的信号。

这个信号被送回相频比较器，与参考信号进行比较，从而实现闭环控制。

分频器的选择取决于具体应用的需求。

锁相环广泛应用于各种领域。

在通信系统中，锁相环用于时钟恢复、频率合成和时钟同步等关键任务。

在数字信号处理中，锁相环被用来实现数字时钟的生成和同步。

在模拟电路中，锁相环可以用来生成高稳定度的本地振荡信号，用于时序控制和频率合成。

锁相环的性能受到多个因素的影响。

首先是相频比较器的性能，它决定了锁相环的相位检测精度。

其次是低通滤波器的带宽，它决定了锁相环的跟踪速度和抑制高频噪声的能力。

此外，VCO的线性度和频率范围也会对锁相环的性能产生影响。

因此，在设计锁相环时，需要根据具体应用的要求，选择合适的元器件，并进行系统级的优化。

集成电路锁相环及其应用电路设计.pptx

号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作
相位锁定。
wi
wo
wo
1
锁相环路基本组成方框图
第2页/共18页
压控振荡器
压控振荡器是一个电压-频率变换装置,在环路
中作为被控振荡器 , 它的振荡频率应随输入控制电 ωV(t)
压 Uc(t) 线性地变化（在一定范围内），可用线性
without frequency
offset）.
8
固有振荡频率f第v9与页/共R181页,C1的关系
锁相环电路的应用
倍频：
i 鉴相器
i (t )
'
y
yn
环路滤波器
分频器
÷ｎ
压控 y
振荡器 y (t )
wi
wy n
9
wy nwi
第10页/共18页
锁相环电பைடு நூலகம்的应用
分频：
i 鉴相器
i (t )
方程来表示
即
ωV(t)=ωV + KV Uc(t)
当Uc(t)=0时，VCO的固有振荡频率为ωV 。
ωV
Uc(t)
wi
wo
wo
2
锁相环路基本组成方框图
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wi
wo
wo
锁相环路基本组成方框图
输入信号和输出信号的相位关系
系统的瞬时相差θe(t)=θ1(t)-θ2(t)
3
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wi wo
VCO输出频率的高低由低通滤波器输出的平均电压Uc大小决定。VCO的输出 Uo接至相位比较器的一个输入端，外部输入信号Ui与来自VCO的输出信号Uo相比较，经过相位比较器产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Uc。这个平均值电压Uc朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信

模拟电子技术基础 7.3锁相环路(PLL)PPT课件

PD
LF
VCO
输入调频信号
输出解调信号
uＣ(t)
捕捉带＞输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱பைடு நூலகம்度
为实现不失真解调，要求：
2. 调幅波的同步检波
乘积型同步检波框图
AMXY
LPF
uO(t)
ur(t)
us(t)
同步信号利用PLL提取
2. 调幅波的同步检波
PDⅡ的输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。
工作波形
VCO输入
VDD
PDⅡ输出
u14
u3
u13
锁定指示：锁定时高电平失锁时低电平
u1
u9
PDⅡ称为鉴频鉴相器，因为：
o
uD(t)
PLL基本方程的含义？
PLL基本方程的含义？
7.3 锁相环路
可以锁定相位，可以消除频率误差,实现频率的无误差跟踪
主要要求：
掌握PLL的基本组成、工作原理和锁定的概念。
了解PLL的相位模型和基本方程。
了解PLL的捕捉与跟踪。
7.3 锁相环路
了解集成PLL和PLL的应用。
7.3.1 锁相环路基本原理
一、锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位，输出反映相位误差的电压uD(t)
CMOS锁相环路CD4046简介
为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
具有电源电压范围宽（5~15V）、功耗低、输入阻抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。
解调电压输出

锁相环计算方法

2、理论分析计算与电路设计2.1 锁相环2.1.1 锁相环原理为了使系统产生稳定的载波，本系统设计中采用锁相环路。

锁相环路是一种反馈控制电路，将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位以达到与参考信号同频的目的。

由MC145152、MC12022及压控振荡器组成的锁相环路产生的载波的稳定度达到4×10-5，准确度达到3×10-5。

锁相环的总体框图如下：2.1.2 锁相环分频锁相环分频由参考分频和可编程分频组成，由MC145152及MC12022实现。

分频框图如下：图中PD 为数字鉴相器，f o 为压控振荡的输出频率（即发射频率）。

由于压控振荡器输出信号的频率比较大，MC145152无法对它直接分频，必须用MC12022芯片先进行预分频获得频率较小的信号。

MC12022内有64和63两种分频系数本设计中采用64分频，即P=64。

MC12022输出的信号进入MC145152进行再次分频后与参考信号进行相位比较，使载波达到与参考信号相同的稳定度。

本设计中参考信号通过晶振分频得到。

参考晶振（10.24MHz晶体振荡器，频率稳定度可达10-5～10-6）从MC145152芯片的OSCIN 、OSCOUT 接入，MC145152中的÷R 计数器对参考信号进行参考分频。

本设计中设置R ＝1024，即R A0R A1R A2＝101，对晶振频率进行1024分频得到10KHz 的参考频率信号。

用4位拨码开关设置R 的值，MC145152的参考分频系数如下：MC145152芯片集分频、鉴相于一体，内有÷A 减法计数器，÷N 减法计数器进行可编程分频。

分频系数N 、A 由并行输入的数据控制，本设计中通过单片机来控制N 、A,改变N 、A 的值即可实现频道的选择。

可编程分频的原理及计算如下：根据吞咽脉冲计数的原理：吞咽脉冲计数器开始计数时，M的初值为1，÷A和÷N两个计数器被置入预置数并同时计数，当计到A（P+1）个输入脉冲（f o）时，÷A计数器计完A个预置数，M变为0；此时÷A计数器被控制信号关闭，停止计数；而÷N计数器中还有N －A个数，它继续计（N－A）P个输入脉冲后，输出一个脉冲到鉴相器PD。

8.5 锁相环(pll)

8.5 锁相环(PLL)锁相环用PLL表示8.5.1 锁相环电路的基本结构8.5.2 锁相环的工作原理使一个振荡器的频率和相位受一个控制信号锁定的闭环振荡电路。

在频率上，振荡频率严格等于控制信号的频率，在相位上则保持一个固定的差值。

8.5.3 频率合成8.5.1 锁相环电路的基本结构锁相环的基本框图如图20.11所示，它的组成：鉴相器(PD)环路滤波器(LF)压控振荡器(VCO)鉴相器的输出v D (t )与v I 和v O 的相差成比例，实现相差/电压的变换。

鉴相器一般采用模拟乘法器实现(1) 鉴相器PD原理如下:是一个相位比较电路，可实现输入信号v I 和压控振荡器输出v O 的相位鉴别设输入信号为v i (t )=V im cos[ωi t +θi (t ) ]VCO 的输出为v o (t )=V om cos[ωo t +θo (t ) ]])(cos[21d o i o i om im m t K V V K θ∆==将和频分量滤除，且当ωi ≈ωo 时,有v D (t )=K m v i (t ) v o (t )()(+)cos[(21()(+)cos[(21o i o i om im m o i o i om im m t t V V K t t t V V K θθωωθθωω++−−=相乘后得到v ′D (t )=K m v i (t ) v o (t )K d 称为鉴相灵敏度(2) 环路滤波器LF一般是一个低通滤波器(t)；功能是：传递相位误差信号vD滤除高频分量和干扰。

输出为V C(t)→F(s)v D(s)F(s)为滤波器的传递函数，s为拉氏算子(3) 压控振荡器VCO一般的振荡器要调节频率，是通过改变选频网络的参数(如R 、L 、C )实现的。

VCO 的压控特性为ωo (t )=ωo +K o v c (t )称为固有频率，即v c (t )=0时的VCO 输出频率称为压控灵敏度，单位Hz/V动画20-1VCO 是通过改变一个控制电压去改变振荡器的频率，因此VCO 是一个电压/频率变换电路。

锁相环

锁相环锁相环是指一种电路或者模块，它用于通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。

或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。

由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。

锁相环由鉴相器、环路滤波器和压控振荡器组成。

鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。

Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。

Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。

维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。

锁相环通常由鉴相器（PD，Phase Detector）、滤波器（LF，Loop Filter）和压控振荡器（VCO，Voltage Controlled Oscillator）3部分组成前向通路，由分频器组成频率相位的反馈通路，如图2所示。

图2 锁相环原理图锁相环的工作原理是检测输入信号和输出信号的相位差，并将检测出的相位差信号通过鉴相器转换成电压信号输出，经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率实施控制，再通过反馈通路把振荡器输出信号的频率、相位反馈到鉴相器。

锁相环在工作过程中，当输出信号的频率成比例地反映输入信号的频率时，输出电压与输入电压保持固定的相位差值，这样输出电压与输入电压的相位就被锁住了。

锁相环包含三个主要的部分:⑴鉴相环(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。

锁相环(PLL)详解

锁相环（PLL）详解
锁相环（PLL）详解锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。

或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。

由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。

而一般情形下，这种锁相环的三个组成部分和相应的运作机理是：
1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度；
2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能；
3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。

从上可以看出，大致有如下框图：
┌─────┐┌─────┐┌───────┐
→─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→└──┬──┘└─────┘└───────┘│
↑↓
└──────────────────────────┘
可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop）。

锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波也可以用于恢复基带信号时钟。

锁相环(PLL)基本原理

然后，预分频器会切换至P分频。也可以说，此时B计数器还有(B – A)个周期才会发生超时。所需时间为：((B – A) × P)。
现在，系统会返回到刚开始的初始条件。
所需的VCO周期总数为：
N = [A × (P + 1)] + [(B – A) × P] = AP + A + BP – AP = BP + A.
在某些情况下，将相位噪声转换成时间抖动会很有用。这可以通过对所需频率范围内的相位噪声图进行基本积分处理来实现。(请参见教程MT-008“将振荡器相位噪声转换为时间抖动”。)使用PLL输出来驱动ADC采样时钟时，这种在相位噪声和时间抖动之间执行转换的能力特别有用。一旦时间抖动已知，就可以评估其对整体ADC SNR的影响。ADIsimPLL™程序(稍后讨论)可以执行相位噪声和时间抖动之间的转换。
这些参数中很多都是交互式的；例如，通过减小环路带宽值，可以降低相位噪声和基准杂散水平，但却会造成锁定时间延长和相位裕量减少。
由于涉及到很多考量，因此可以使用ADI公司的ADIsimPLL™等PLL设计程序来评估这些考量并根据所需规格调整各种参数。该程序不仅可以帮助完成理论设计，而且还可以辅助进行器件选型和确定元件值。
预分频器
在传统的整数N分频频率合成器中，输出频率的分辨率由施加于鉴相器的基准频率决定。因此，举例来说，如果需要200 kHz间隔(如GSM电话中)，那么基准频率必须为200 kHz。但是，获取稳定的200 kHz频率源并不容易。一种合理的做法是采用基于晶振的良好高频源并对其进行分频。例如，从10 MHz频率基准开始并进行50分频，就可以得到所需的频率间隔。这种方法如图3A所示。
ERROR DETECTOR

锁相环的组成及其框图

锁相环组成
根据锁相环的结构不同可以大致分为以下几个类别:
1、模拟锁相环：即由纯模拟电路构成，其中鉴相器为模拟乘法器，该类型的锁相环也被称作线性锁相环；
1、混合锁相环：即由模拟和数字电路构成，鉴相器由数字电路构成，如异或门，Ⅸ触发器等，而其它模块由模拟电路构成。

3、数字锁相环：即由纯数字电路构成，该类型的锁相环的模块完全由数字电路构成而且不包括任何无源器件，如电阻和电容；
4、软件锁相环：即由计算机程序生成的锁相环。

通常情况下，混合锁相环的应用最为广泛，尤其是其中的电荷泵锁相环（CPPLL ，Charge Pump Phase Locked Loop ），同传统的线性锁相环相比优势在于：1、该类型锁相环采用了鉴频鉴相器(PFD)，捕获范围没有限制：2、使用无源滤波器，比传统的有源滤波器结构更加简单，而且引入的噪声更加小。

电荷泵锁相环基本结构如下图：
电荷泵锁相环主要由鉴频鉴相器(Phase Frequency Detector)，电荷泵(Charge Pump)，低通滤波器(LPF)，以及压控振荡器(VCO)组成。

鉴频鉴相器（PFD ）电荷泵（CP ）压控振荡器
（VCO ）分频器
滤波器（LPF ）
UP DN 参考信号
in F 输出信号out F CPPLL 的系统框图。

锁相环原理及应用

锁相电路（PLL）及其应用自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。

它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。

在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的范围内。

目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。

一、锁相环路的基本工作原理1．锁相环路的基本组成锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。

图1 锁相环路的基本组成框图将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。

因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。

所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。

在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。

当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。

因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。

2．锁相环路的捕捉与跟踪过程当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。

全数字锁相环结构及工作原理

DPLL结构及工作原理一阶DPLL的基本结构如图1所示。

主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。

K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。

这里fc是环路中心频率，一般情况下M和N都是2的整数幂。

本设计中两个时钟使用相同的系统时钟信号。

图1 数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。

异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。

环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。

因此异或门鉴相器相位差极限为±90°。

异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形K变模可逆计数器K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。

K变模可逆计数器根据相差信号Se来进行加减运算。

当Se为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。

脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。

图3 脉冲加减电路工作波形除N计数器除N计数器对脉冲加减电路的输出IDOUT再进行N分频，得到整个环路的输出信号Fout。

同时，因为fc=IDCLOCK/2N，因此通过改变分频值N可以得到不同的环路中心频率fc。

DPLL部件的设计实现了解了DPLL的工作原理，我们就可以据此对DPLL的各部件进行设计。

DPLL 的四个主要部件中，异或门鉴相器和除N计数器的设计比较简单：异或门鉴相器就是一个异或门；除N计数器则是一个简单的N分频器。

第六章锁相环 (2)优秀PPT

根据可得
i
=r
di(t)
dt
o
=r
do(t)
dt
ddot(t)=Aovc(t)
o - r = Aovc(t) 或
o(t)=Ao
t
0vc(t)dt
(a) 图 6–2–2 VCO 的电路模型
用微分算子 p = d/dt 表示
o(t)
=
Ao
vc(t) p
电路模型
三、环路低通滤波器
作用：滤除鉴相器输出电流中的无用组合分量及其干扰分量，以达到环路要求的性能，并保证环路的稳定性。
式中，1 = R1C ，2 = R2C 。
图 6–2–3 环路低通滤波器 (b)无源比例积分滤波器
3．有源比例积分滤波器
传递函数集成运放满足理想化条件时
A F(s)=-R 2R 11 /s (C )=-1 ss1 2
式中，1 = R1C ，2 = R2C
图 6–2–3 环路低通滤波器 (c)无源比例积分滤波器
因为 fa = NA fi，fB = Nb fi 混频器输出频率 (fo - fB)
所以 fo=fA fB = 1 fa 0fB 0 = (N A 1N 0 B )1 0 fi 00 当 NA = 399， NB = 397
fo = 40 099 kHz
当 NA = 300， NB = 351 fo = 35 400 kHz
一、组成框图
二、控制过程
o (o > i) [o(t) - i(t)] 调整 VCO o = i
环路锁定，保持
固有相差 o。
图 6–1–3 用旋转矢量说明锁相环路的控制过程
(a)失锁( 0 > i)
(b)锁定( 0 = i)