第八章 可编程逻辑器件

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基于芯片的设计方法 可编程器件 芯片设计
当然，仅有硬件还不够，还要有EDA软件。本章只介绍硬件。
2.基于PLD设计流程
基于可编程逻辑器件设计分为三个步骤：设计输入、设计 实现、编程。其设计流程如下图。
设计输入 原理图 硬件描述语言 设计实现 优化 合并、映射 布局、布线
功能仿真
时 序 仿 真
器件 编程
可编程I/O结构如下图所示。
两个输入，一个来自外部I，另一来自反馈I/O。
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3. 寄存器型输出结构：也称作时序结构，如下图所示。
8个乘积项
CP和输出使能OE是PAL的公共端
输出使能OE
或门的输出通过D触发器， 在CP的上升沿时到达输出。 触发器的Q端可以 通过三态缓冲器 送到输出引脚 触发器的反相端反馈回与 阵列，可构成时序逻辑电路
(3) 高性能的E2COMS工艺：使GAL的高速度、低功耗，编程 数据可保存20年以上。
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二、GAL器件的缺点
(1)时钟必须共用；
(2)或的乘积项最多只有8个；
可编程逻辑器件PLD
LDPLD （低密度 PLD）
HDPLD （高密度PLD）
PROM
FPLA
Байду номын сангаас
PAL
GAL
EPLD
iSP
FPGA
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第三节 可编程阵列逻辑器件（PAL）
PAL采用双极型熔丝工艺，工作速度较高（10-35ns)。 PAL是由可编程的与阵列、固定的或阵列和输出电路三部 分组成。有些PAL器件中，输出电路包含触发器和从 触发器 输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号 的PAL器件的输入、输出端个数固定。本节介绍PAL的五种基 本结构。 PAL的基本结构 PAL器件的型号很多，它的典型输出结构通常有五种，其 余的结构是在这五种结构基础上变形而来。
(3) 缩短设计周期：由于可完全由用户编程，用PLD设
计一个系统所需时间比传统方式大为缩短；
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(4) 提高系统处理速度：用PLD与或两级结构实现任何逻辑 功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系 统设计，而且减少了级间延迟，提高了系统的处理速度； (5) 降低系统成本：由于PLD集成度高，测试与装配的量大 大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行， 从而有效地降低了成本；
第八章
本章的重点：
可编程逻辑器件
1.PLD的基本特征，分类以及每种类型的特点； 2.用PLD设计逻辑电路的过程和需要用的开发工具。 本章的重点在于介绍PLD的特点和应用，PLD内部的 详细结构和工作过程不是教学重点。
本章的难点：
在本章的重点内容中基本没有难点。但在讲授PLD 开发工具时，如能与实验课配合，结合本校实验室配 备的开发工具讲解更好。
OMUX选中1端， DFF的Q端输出
FMUX选中 DFF的Q端
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（4）反馈组合输出组态：AC0=AC1(n)=1,且SYN=1
和专用输出 组态比，有 两点不同：
1.三态门使能端 接第一与项； 2.输出信号反 馈到与阵列。 （5）时序电路中的组合输出AC0=AC1(n)，且SYN=0 这时其他OLMC中至少有一个工作在寄存器组态，而该 OLMC作为组合电路使用。 与（4）不同在于CLK和OE端作为公共信号使用。 GAL的输入，输出电路和特性留给同学自学。
F2=B+C+D
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下图列出了连接的三种特殊情况:
1.输入全编程，输出为0。 2.也可简单地在对应的与门中画叉，因此E=D=0。 3.乘积项与任何输入信号都没有接通，相当与门输出为1。
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下图给出最简单的PROM电路图，右图是左图的简化形式。 编程连接点 固定连接点 （或） （与）
实现的函数为：
F1 A B A B F2 A B A B F3 A B
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4. 带异或门的寄存器型输出结构： 两个或项在触发器的输入 把与项分割 端异或之后，在时钟上升 增加了一 个异或门 成两个或项 沿到来时存入触发器内
有些PAL器件是由数个同一结构类型组成，有的则是由 不同类型结构混合组成。 如由8个寄存器型输出结构组成的PAL器件命名为 PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为 PAL16L8。
3. A
4. A+B 5. B 6. A B 7. A B 8. A+B
11. 0
12. A B 13. A⊙ B 14. A B 15. B
16. A+B
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第四节 通用阵列逻辑GAL器件
采用E2CMOS工艺和灵活的输出结构，有电擦除、可反复编 程的特性。 与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑 宏单元OLMC（Output Logic Macro Cell）。因此，同一型号的 GAL器件可满足多种不同的需要。
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四、GAL的特点
（一）优点： GAL是继PAL之后具有较高性能的PLD，和PAL相 比，具有以下优点： (1) 有较高的通用性和灵活性：它的每个逻辑宏单元可以根据 需要任意组态，既可实现组合电路，又可实现时序电路。
(2) 利用率高：GAL采用电可擦除 CMOS技术，可以用电压 信号擦除并可重新编程。因此，可反复使用。
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二 GAL输出逻辑宏单元OLMC的组成 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选 择器MUX、时钟控制、使能控制和编程元件等组成，如下图：
组合输出
时序输出
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三 . 输出逻辑宏单元OLMC组态 输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、 TSMUX、OMUX和FMUX的输出，共有5种基本组态： 专用输入组态、专用输出组态、复合输入/输出组态、寄 存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的 组态，或者有选择地处于不同组态。 (1) 专用输入组态 ：如下图所示： 此时AC1(n)＝1，AC0＝0， 使TSMUX输出为0，三态 输出缓冲器的输出呈现高 电阻，本单元输出功能被 禁止， I/O可以作为输入端，提供 给相邻的逻辑宏单元。
器件测试
设计实现：生成下载所需的各种文件。
器件编程：即“下载”和“配置”，即将编程数据放到具体的可编 5 器件中。
3.用PLD设计数字系统的特点
采用PLD设计数字系统和中小规模相比具有如下特点： （1） 减小系统体积：单片PLD有很高的密度，可容纳中 小规模集成电路的几片到十几片。（低密度PLD小于700门/片， 高密度PLD每片达数万门，最高达25万门）。 （2） 增强逻辑设计的灵活性：使用PLD器件设计的 系统，可以不受标准系列器件在逻辑功能上的限制；用户 可随时修改。
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5. 运算选通反馈输出结构： 反馈选通电路 运算选通反馈结构 的输入变量B A+B A+B A+B A+B
反馈选通电路 的反馈变量A 反馈选通结构的反馈量再接 至与逻辑阵列作为输入变量
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用途:利用反馈结构的反馈量编程可在与阵列的输出端产生 A和B的16种运算结构。 见下表：
1. 1 2. A+B 9. A 10. A B
(6) 提高系统的可靠性：用PLD器件设计的系统减少了芯片 数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高 抗干扰能力，从而增加了系统的可靠性；
(7)系统具有加密功能：多数PLD器件，如GAL或高密度可 编程逻辑器件，本身具有加密功能。设计者在设计时选中加密 项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出， 有效地防止电路被抄袭。
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二、电子设计自动化（EDA－Electronic Design Automation）简介 1.PLD是实现电子设计自动化的硬件基础： 传统的数字系统设计方法是“固定功能集成块+连线”，见图。 EDA是“基于芯片的设计方法”： 传统电子系统设计方法 固定功能元件 电路板的设计 电路板的设计 电子 系统 电 子 系统
互补
与门 或门 乘积项 和项 阵列 阵列
输出 电路
输入
也可反馈到输入
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反馈输入信号
二、PLD的逻辑符号表示方法
1. 输入缓冲器表示方法 2. 与门和或门的表示方法 A A
A
PLD具有较大的与或阵列，逻辑图 的画法与传统的画法有所不同。
F1
×
F2
编程连接 固定连接
A B C D
A B C D
F1=A•B•C
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第八章
概述
第一节 第二节 第三节 第四节
可编程逻辑器件
可编程逻辑器件PLD概述 可编程逻辑阵列PLA（略） 可编程阵列逻辑(PAL) 通用阵列逻辑(GAL)
第五节
第六节
可擦除可编程逻辑器件（EPLD）
现场可编程门阵列（FPGA）
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概述 一、数字集成电路按逻辑功能分类 目前集成电路分为通用型和专用型两大类。 通用集成电路：如前面讲过的SSI，MSI，PIO，CPU等。特点： 1.可实现予定制的逻辑功能，但功能相对简单； 2. 构成复杂系统时，功耗大、可靠性差，灵活性差。 3.用户不可编程。 专用型集成电路（ASIC）分为定制型和半定制型。特点： （一）定制型：由用户提出功能，交工厂生产。其特点是 1.体积小、功耗低、可靠性高, 2.批量小时成本高，设计制造周期长。 （二）半定制型：是厂家作为通用产品生产，而逻辑功能由用户自 行编程设计的ASIC芯片。如可编程逻辑器件（PLD）。其特点是 1.用户可编程，可加密，因此使用方便； 2.组成的系统体积小，功耗低，可靠性高，集成度高； 3. 适合批量生产。
本级输入信号却来自另一 27 相邻宏单元。
(2) 专用组合输出组态【AC0=0 ， AC1(n) ＝ 0】：如下图所示：
PTMUX选择1，第 一与项送入或门