ARM存储器结构

b) 减少命中时间
Cache命中时间会影响到处理器的时钟频率。 在许多处理器设计中，往往是Cache的访问时间 限制了处理器的时钟频率。因此，减少Cache命 中时间，不但可提高Cache性能，还能提高系统 运行速度。
31 virtual address
6 5 4 3 2 1 0
user /super visor enable
31
20 19
0
virtual addres s
31
table index
14 1 3 0
CP15 re gis te r 2
31
tra ns lation table ba s e addres s
14 1 3 2 1 0
me mory acce s s
31
tra ns lation table ba s e addres s
1. CP15 MMU寄存器
1) R0：ID寄存器（只读） 2) R1： 控制寄存器（V3版：只写；V4版可读/写）
31 15 00000000000000000 14 RR 13 V 12 I 11 Z 10 F 9 R 8 S 7 B 6 L 5 D 4 P 3 W 2 C 1 A 0 M
3) R2：地址变换表基址（V3版，只写；V4版，可读/写）
2.6 ARM存储器结构
ARM架构的处理器的存储器寻址空间有232=4G字 节，该存储空间可以分为可快存/可缓冲(Cacheable /Bufferable)区域和不可快存/不可缓冲区域。 ARM架构的处理器，有的带有指令快存（I-Cache） 和数据快存（D-Cache）；但是，片内都不带有片内 RAM和片内ROM。系统所需的RAM和ROM（包括闪存 FLASH）都通过总线处接；故有的片内还带有存储器 管理单元MMU（Memory Management Unit）。ARM架构 处理器还允许外接PCMCIA。
FF..FF16 registers instructions processor address copies of instructions copies of data cache instructions and data memory 00..00 16 instructions and data data address
byte addresses
decode
[1:0] [3:2] [9:0]
data RAM
tag CAM
tag CAM
tag CAM
tag CAM
64 entry
64 entry
64 entry
64 entry
[9:4]
1024 x 32-bit word
hit
data
图2-25 ARM3的Cache结构
可先高速把数据写至缓存，在下一个操作 时再把数据送至主存储器。 优点是在写操作 不是很频繁的时候，提高处理器效率。但是如 果有连续的写操作发生时，处理器仍然要等待。
c) 写回
写回（有时也称Copy-back）是当处理器 更新Cache的某一行后，相应间数据并不立即 写回主存储器单元，而当该行被从Cache淘汰 时，才把数据写回主存储器中。
组相联映像
address
20 Tag
8 Index
tag RAM
data RAM
compare
mux
hit
data
compare
mux
tag RAM
data RAM
图2-22二路组相联的示意图
c) 全相联
全相联映像方式是给定的主存块可以放 在Cache的任意一块中，用内容寻址存储器 CAM（Content Addressed Memory,或称为相 联存储器）来实现，送来的地址与Cache所有 项中的地址标识作比较，以判断是否“命 中”。
图2-28 第一级描述符
3.段寻址（Section addressing）
31 20 19 0
virtual address
table index
section in dex
CP15 register 2
31
2.第一级描述符（first-level descriptors)
存储器管理的段/页寻址中的段表/页 表都放在存储器中。第一级描述符表示的 是表的基址、域、访问权限以及有关特性。 第一级描述符也放在存储器中，该变换表 （translation table）由CP15协处理器的寄 存器给出，而表格索引则由虚拟地址[31： 20]给出 。
I-Cache和 D-Cache
2.5
161电影网整理发布
1. Cache的分类和结构 常用的Cache有两类：指令和数据统一的 Cache；以及指令和数据分离的I-Cache与DCache。新型的ARM架构处理器较多采用了ICache与D-Cache的独立块存结构，如Intel公 司的SA1110处理器内含16K字节I-Cache和8K字 节D-Cache。
全相联映像
address
tag CAM
data RAM
mux hit data
图2-23 全相联的示意图
优点： 命中率高 缺点： • CAM访问速度慢； • 结构复杂，占用芯片资源多。
3. Cache的替换算法
当发生Cache不命中时，必须选择被 替换的项。常用的算法有随机法、近期 最少使用LRU（Least Recently Used） 法、循环（Round-robin）法和锁操作法。
a) 直接映射
直接映像的方式是给定的内存块仅能 放在一个特定的Cache块中。可用若干低 位地址直接访问Cache项，其余的高位地 址与Cache项中的地址标识（tag）进行比 较。若比较相等且有效位为“1”，则为 “命中(hit)”,这是最简单的放置算法。 未命中则为“失效（miss）”。
直接映像
a) 降低失效率
产生Cache失效原因有强制性失效(需从主 存储器调入Cache)、容量失效（所需的块/行不 能全部调至Cache）和冲突失效（某块/行被替 换，后又被重新访问）。 改进方法： • 增加Cache中行/块的大小来减少强制性失效。 • 提高相联度来减少冲突失效。 • 硬件预取技术
b) 减少失效开销
a) 随机法
从Cache中的各行中随机选取一行进行淘 汰，可选择一随机事件作为替换的依据，如可 用系统实时时钟的低几位。
b) 近期最少使用LRU法
Cache控制器设置访问标识，以记录数据 在某一段时间内被访问的次数，当需要淘汰时， 则淘汰近期最少使用的那一行。
c) 循环法
此方法类似于先进先出FIFO法，Cache 控 制器设置特殊的时间标识，以记录数据在 Cache中存放时间，当需要淘汰时，则淘汰进 入Cache时间最长的那一行。 循环法结构简单，速度快，ARM架构的处 理器大多采用该淘汰算法。
ARM架构采用了非阻塞（nonblocking） Cache技术。Cache在失效时，仍然允许处理器 进行其他命中的访问。这种“失效下命中” （hit under miss）不是完全拒绝处理器的访 问，而是能处理部分访问，从而减少了实际的 Cache失效开销。 此外，还可以采用“让读失效优于写”和 二级Cache技术来减少Cache失效开销
5. ARM的Cache设计
2.5 2 1.5 1 0.5 0
1
2
perfo rman ce 4 8 16 32 64 band wi dth 12 8 25 6
asso cia tivity (wa ys)
图2-24 Cache关联度的系统性能及带宽
Cache性能改进的途径： • 降低失效率 • 减少失效开销 • 减少命中时间
图2-19 统一Cache的结构示意图
copies of instructions
FF..FF16 address
cache address
instructions
instructions
instructions
registers
processor
address
data
data
address copies of data caTag
Index
tag RAM
data RAM
16byte
compare hit
mux data
图2-21 直接映像的Cache机制
优点： • 实现简单 • 访问Cache速度快 缺点： • 某些情况下命中率很低
b) 组相联映像 组相联映像也使用低位地址直接访问Cache 项，但它选中的是一个组，组内包含有两块或 多个块。给定的内存块可以放在选中组中的任 意一块内。一组内的块数，一般称为相联度或 相连路数（way）。选中一组后，组内所有项 的标识同时进行比较，如果有一个匹配，则 “命中”。与组相联映像实际上是靠比较器的 个数据及增宽Cache位来降低Cache块的冲突。
2.7 ARM存储器管理单元MMU
31 22 21 12 11 0
logical addres s
data
page directory
page table
page frame
图2-26 二级页表存储器寻址示意图
ARM架构处理器中的存储粒度（memory granularity）根据不同的应用方式，可有大 页（64K字节）、小页（4K字节）和微小页 （Tiny Pages, 1K字节）和段（Sections,1M 字节）。常用的是4K字节小页面。至于大页和 段则用于大数据领域，64K字节的大页可以分 成4个16K子页。
20 19
ta ble index
12 11 1 0 9 8
00
5 4 3 2 1 0
coars e pa ge table bas e addres s s ection bas e addres s 0 000 000 0 fine page ta ble ba s e a ddre s s