2FSK数字信号频带传输系统的设计和建模

武汉理工大学《通信原理课程设计》目录1 课设设计要求 (1)1.1 题目的意义 (1)1.2 设计要求 (1)2 FSK设计原理和方案 (2)2.1 FSK的调制 (2)2.1.1 直接调频法 (2)2.1.2 频率键控法 (2)2.1.3 基于FPGA的FSK调制方案 (3)2.2 FSK的解调 (3)2.2.1 同步（相干）解调法 (3)2.2.2 FSK滤波非相干解调法 (4)2.2.3 基于FPGA的FSK解调方案 (5)3 FSK设计的程序与仿真 (5)3.1 FSK基于HDL语言调制 (5)3.1.1 FSK调制程序 (5)3.1.2 FSK调制仿真 (7)3.1.3FSK调制电路 (8)3.2 FSK基于VHDL语言解调 (8)3.2.1 FSK解调程序 (8)3.2.2FSK解调仿真 (10)3.2.3 FSK解调电路 (10)4心得体会 (11)参考文献 (12)1课设设计要求1.1题目的意义数字调制技术是现代通信的一个重要内容，在数字通信系统中由于数字信号具有丰富的低频成份，不宜进行无线传输或长距离电缆传输，因而需要将基带信号进行数字调制(Digital Modulation)。

数字调制同时也是数字信号频分复用的基本技术。

数字调制与模拟调制都属于正弦波调制，但是，数字调制是调制信号为数字型的正弦波调制,因而数字调制具有自身的特点一般说来数字调制技术分为两种类型：一是把数字基带信号当作模拟信号的特殊情况来处理；二是利用数字信号的离散取值去键控载波，从而实现数字调制。

后一种方法通常称为键控法。

例如可以对载波的振幅、频率及相位进行键控，便可获得振幅键控(ASK)、移频键控(FSK)、相移键控(PSK)等调制方式。

移频键控(FSK)是数字信息传输中使用较早的一种调制形式，它由于其抗干扰及衰落性较好且技术容易实现，因而在集散式工业控制系统中被广泛采用。

以往的键控移频调制解调器采用“定功能集成电路+连线”式设计；集成块多，连线复杂，容易出错，且体积较大，本设计采用Lattice公司的FPGA芯片，有效地缩小了系统的体积，降低了成本，增加了可靠性，同时系统采用VHDL语言进行设计，具有良好的可移植性及产品升级的系统性。

1.2设计要求1.了解了FSK信号的基本概念后，利用Quartus II软件中的VHDL语言对2FSK频移键控系统就行调制、解调的程序设计。

2.程序设计运行成功后，在利用VHDL语言对FSK频移键控系统进行调制、解调的波形仿真。

3.最后通过VHDL语言制作出FSK频移键控系统调制、解调的电路图。

2 FSK设计原理和方案2.1 FSK的调制频移键控即FSK（Frequency－Shift Keying）数字信号对载波频率调制，主要通过数字基带信号控制载波信号的频率来来传递数字信息。

在二进制情况下，“1”对应于载波频率，“0”对应载波频率，但是它们的振幅和初始相位不变化。

FSK 信号产生的两种方法：2.1.1直接调频法用二进制基带矩形脉冲信号去调制一个调频器，使其输出两个不同频率的码元。

一般采用的控制方法是：当基带信号为正时（相当于“1”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率提高（设为f1）；当基带信号为负时（相当于“0”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率降低（设为f2）；从而实现了调频。

这种方法产生的调频信号是相位连续的，虽然实现方法简单，但频率稳定度不高，同时频率转换速度不能做得太快，但是其优点是由调频器所产生的FSK信号在相邻码元之间的相位是连续的。

2.1.2频率键控法频率键控法也称频率选择法。

它有两个独立的振荡器，数字基带信号控制转换开关，选择不同频率的高频振荡信号实现FSK调制。

图2.1 频率键控原理框图键控法产生的FSK信号频率稳定度可以做得很高并且没有过渡频率，它的转速度快，波形好。

频率键控法在转换开关发生转换的瞬间，两个高频振荡的输出电压通常不可能相等，于是uFSK（t）信号在基带信息变换时电压会发生跳变，这种现象也称为相位不连续，这是频率键控特有的情况。

2.1.3 基于FPGA的FSK调制方案图2.2 FSK调制方框图2.2 FSK的解调数字频率键控（FSK）信号常用的解调方法有很多种如：2.2.1 同步（相干）解调法在同步解调器中，有上、下两个支路，输入的FSK信号经过1ω和2ω两个带通滤波器后变成了上、下两路ASK信号，之后其解调原理与ASK类似，但判决需对上、下两支路比较来进行。

假设上支路低通滤波器输出为1x，下支路低通滤波器输出为2x，则判决准则是：x1−x2>0x1−x2<0 (2.1)大于0，判别输出f1信号；小于0，判别输出f2信号。

图 2.3 相干解调法原理框图接收信号经过并联的两路带通滤波器进行滤波与本地相干载波相乘和包络检波后，进行抽样判决，判决的准则是比较两路信号包络的大小。

假设上支路低通滤波器输出为t1cosω，下支路低通滤波器输出为t2cosω，则判决准则是：如果上支的信号包络较大，则判决为“1”；反之，判决为收到为“0”。

2.2.2 FSK滤波非相干解调法输入的FSK中频信号分别经过中心频为、的带通滤波器，然后分别经过包络检波，包络检波的输出在t=kTb时抽样（其中k为整数），并且将这些值进行比较。

根据包络检波器输出的大小，比较器判决数据比特是1还是0。

图2.4 非相干解调法原理框图2.2.3 基于FPGA的FSK解调方案图2.5 FSK解调方框图3 FSK设计的程序与仿真3.1 FSK基于HDL语言调制3.1.1 FSK调制程序文件名：Q_5--功能：基于VHDL硬件描述语言，对基带信号进行FSK调制LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Q_5 ISPORT(CLK:IN STD_LOGIC; --系统时钟START:IN STD_LOGIC; --开始调制信号X:IN STD_LOGIC; --基带信号Y:OUT STD_LOGIC); --调制信号END Q_5 ;ARCHITECTURE BEHA V OF Q_5 ISSIGNAL Q1:INTEGER RANGE 0 TO 11; --载波信号F1的分频计数器SIGNAL Q2:INTEGER RANGE 0 TO 3; --载波信号F2的分频计数器SIGNAL F1,F2:STD_LOGIC; --载波信号F1，F2BEGINPROCESS(CLK) --产生载波F1BEGINIF (CLK'EVENT AND CLK='1') THENIF START ='0' THENQ1<=0;ELSIF Q1<=5 THEN F1<='1';Q1<=Q1+1; --改变Q1可以改变载波F1 的占空比ELSIF Q1<=10 THEN F1<='0';Q1<=Q1+1;ELSIF Q1=11 THEN F1<='0';Q1<=0;END IF;END IF;END PROCESS;PROCESS(CLK) --产生载波F2BEGINIF (CLK'EVENT AND CLK='1') THENIF START ='0' THEN Q2<=0;ELSIF Q2<=1 THEN F2<='0';Q2<=Q2+1;ELSIF Q2=2 THEN F2<='1';Q2<=Q2+1;ELSIF Q2=3 THEN F2<='1';Q2<=0;END IF;END IF;END PROCESS;PROCESS(CLK,X) --此进程完成对基带信号的FSK调制BEGINIF (CLK'EVENT AND CLK='1') THENIF X='1' THEN Y<=F1; --X='1'时，输出F1ELSE Y<=F2; --X='0'时，输出F2END IF;END IF;END PROCESS;END BEHA V;3.1.2 FSK调制仿真工程编译通过后，必须对其功能和时序性能进行仿真测试，以验证设计结果是否满足设计要求。

整个时序仿真测试流程一般有建立波形文件、输入信号节点、设置波形参数、编辑输入信号、波形文件存盘、运行仿真器和分析方针波形等步骤。

以FSK调制的输出作为FSK解调的输入。

一、FSK调制波形仿真（1）建立仿真测试波形文件。

选择Quartus II主窗口的File菜单的New选项，在弹出的文件类型编辑对话框中，选择Other Files中的Vector Weaveform File项，单击OK按钮，即出现波形文件编辑窗口。

（2）设置仿真时间区域。

对于时序仿真测试来说，将仿真时间设置在一个合理的时间区域内是十分必要的，通常设置的时间区域将视具体的设计项目而定。

设计中整个仿真时间区域设为6us、时间轴周期为40ns，其设置步骤是在Edit菜单中选择End Time，在弹出的窗口中Time处填入6，单位选择us，同理在Gride Size中Time period输入40ns，单击OK按钮，设置结束。

（3）输入工程信号节点选择View菜单中的Utility Windows项的Node Finder，即可弹出如图 4.2.1所示的对话框，在此对话框Filter项中选择Pins:all&Registers:Post-fitting，然后单击List按钮，于是在下方的Nodes Found 窗口中出现设计中的PL_FSK2工程的所有端口的引脚名。

用鼠标将时钟信号节点CLK、START、X、Y、q、m和xx分别拖到波形编辑窗口，此后关闭Nodes Found 窗口即可。

图3.1 FSK调制仿真缩小图图3.2 FSK调制仿真放大图3.1.3FSK调制电路图3.3FSK调制电路图Quartus II可实现硬件描述语言或网表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）对应的RTL电路图的生成。

其方法为：选择Tools︱RTL Viewer，可以打开PL_FSK2工程个层次的RTL电路图，双击图形中有关模块，或选择左侧各项，可了解个层次的电路结构。