基于quartus的多功能数字钟
数电设计数字钟基于QUARTUS完整版
数电设计数字钟基于Q U A R T U SHEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
根据QuartusII软件的数字时钟设计
full:out std_logic);
end component;
component scan6----------------------------------------------------------------元器件4
Port(clr,clk:in std_logic;
one :buffer std_logic_vector(3 downto 0);
ten :buffer std_logic_vector(3 downto 0);
full:out std_logic;
dout:buffer std_logic_vector(7 downto 0));
3.2.2 count60组件
由此提供分（秒）计数值，当分计数器计数到59再来一个脉冲信号秒计数器清零从新开始计数，而进位则作为小时计数器的计数脉冲，使小时计数器计数加1，同时分计数器在分设置时钟信号的响应下设置分计数器的数值。在count60组件中，个位(one)和十位（ten）分别计数，都设为二进制四位矢量形式，当个位从0计到9时，在下一个clk上升沿来临后，十位进1，个位变0，十位从0到5计数，在十位为5，个位9的时候，下一个上升沿来临后，十位个位都变0，进位full加1。因此在程序设计中需要两个进程process来分别完成计数，秒计数以1Hz的输入为触发信号，分计数以秒的full信号为触发信号。具体的count60的组件代码如下：
component div40M------------------------------------------------------------------元器件1
数电设计数字钟基于QUARTUS
大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码管显示。
从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
3.多功能数字钟的闹钟功能部分，通过按键（KEY1，KEY2，KEY3）设定闹钟时间，当时钟进入闹钟设定的时间（判断时钟的时信号qq6,qq5与分信号qq4，qq3分别与闹钟设定的时信号r6,r5与分信号r4,43是否相等），则以LED灯连续提示一分钟。
基于quartus的电子钟
电子线路设计Ⅱ——基于QuartusII软件的数字钟姓名：范征东5指导老师：黄建宇郝磊多功能数字钟设计一、设计内容简介电子数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，因此得到了广泛的使用。
电子数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，此次设计与制做电子数字钟就是可以了解电子数字钟的原理，学会制作电子数字钟。
通过电子数字钟的制作能进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
这次电子数字钟的设计主要是利用74LS90的计数功能来实现电子钟时、分、秒的跳变，整个设计主要分为六个模块：时模块、分模块、秒模块、分频模块、校时校分模块、整点报时模块。
时、分、秒模块分别用两块74LS90实现，并且分别将它们设置为60进制，60进制，24进制。
秒信号的产生用石英晶体振荡器加分频器来实现，将秒信号送入秒模块，每累计60秒发出一个分脉冲信号，分模块每累计60分钟，发出一个时脉冲信号，时模块实现对24小时的累计，通过六个七段数码管显示出来。
整点报时电路根据计时系统的输出状态产生一脉冲信号，然后加上一个高频或低频信号送到蜂鸣器实现报时。
校时电路是直接加一个脉冲信号到时计数器或者分计数器或者秒计数器来对“时”、“分”、“秒”显示数字进行校对调整。
本数字钟以计时为基本功能，可以完成00:00:00到23:59:59，以及星期一至星期日的计时功能，并在控制电路的作用下具有保持、快速校时、快速校分的功能。
在具有基本功能的基础上，增加了下列扩展功能：闹钟、整点报时功能。
数字计时器是由分频电路、计时电路、控制电路、译码显示电路等几部分组成的。
其中，分频电路将试验箱提供的48Mhz 的频率分成各模块电路所需要的频率；计时电路完成计时功能，并与动态显示电路相连，将时间、日期、星期等信息显示在七段数码管上；秒表电路启动后可完成最小单位为0.01秒的计时；以上各部分电路均与译码显示电路连接，将以上数据分别显示，通过按钮切换。
EDA2_多功能数字钟设计_毕业设计论文
EDA设计(2) ————多功能数字钟设计院系：电子工程与光电技术学院本实验利用QuartusII软件，结合所学的数字电路的知识,采用自顶向下的分析方法。
首先分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所需要的基础模块，最后进一步分析了各种基础模块。
在具体设计时，采用的是自底向上的设计方法。
首先设计各种基础模块，然后设计各种功能模块，最后进行综合设计。
本次设计除了实现基本的时钟电路外，还实现了整点报时、闹钟、日期、星期、秒表等多种功能。
报告首先分析了整个数字中电路的工作原理，其中重点解释说明了个子模块的设计原理及调试、编译、仿真、下载等过程。
其次对最终结果进行总结及提出课后对于其他附加电路的部分思考。
在报告的最后总结了此次实验过程中出现的问题困难和相应解决方法。
Abstract：Using the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge,adopts the top-down analysis method .Above all ,it analyses the design requirement and the required functionality of Multi function Digital Clock .And then it analyses the needed basic modules which can achieve each function .Lastly ,it analyses each basic module further .When it comes to the specific design ,it adopts the bottom-up design method .Firstly ,it designs each basic module .Then , it designs the function modules based on the basic modules .Finally ,it integrates all the designs .Besides the function of basic clock ,it also achieves functions of hourly chime, alarm, date, week and clock. To begin with，the report analysis functional theory of the whole digital circuit, in which emphasize designing principle of different parts separately and debugging, simulating, compiling, programming. Moving forward are the conclusion of the final out-coming and partial thinking about some other extra circuit which cannot accomplish in class. Finally, I will summarize sorts of problems and difficulties encountered in the process and respectively solutions关键词：计数功能组合多功能数字时钟同步整点报时下载检验Key word: counting combination of functions multi-function digital clock、Synchronous、 A little bit whole tell the time download inspection一、实验内容 (3)二、题目简介 (3)三、基本要求 (3)3.1 设计的基本要求 (3)3.2 设计提高部分要求 (3)四、方案论证 (3)五、基本电路各个功能的模块设计 (6)4.1 脉冲发生电路 (6)4.2 计时电路 (10)4.3 较分校时电路 (13)4.4 清零电路 (15)4.5 保持电路 (16)4.6 报时电路 (16)4.7 译码显示电路 (17)4.8 消颤电路 (19)4.9 各种组合电路 (20)六、附加功能的设计 (21)6.1 星期电路 (21)6.2 秒表电路 (22)七、实验的改进 (25)7.1 较分校时较星期的改进 (25)八、实验的电路设计总图 (26)九、实验中遇到的困难及改进方法 (26)9.1 最大的困难：数字钟计数器的设计 (26)十、正在设计还未能实现的功能 (27)10.1 闹钟电路 (27)十一、电路下载 (29)十二、实验感想 (30)十三、鸣谢 (31)十四、参考文献 (31)一、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。
基于QuartusII以及74ls192为核心的简易数字时钟设计
基于QuartusII以及74ls192为核心的简易数字时钟设计版权信息：重庆文理学院电子电气工程学院作者：电子信息科学与技术学生廖智星该项目是利用QuartusII软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，保持和整点报时功能，并下载到FPGA实验系统中进行调试和验证。
此外还添加了显示星期，使得设计的数字钟的功能更加完善。
关键字：QuartusII EDA FPGA 数字钟 74ls192This experiment is to design a digital clock using QuartusII software, debugging test design and simulation, to achieve timing, timing, school hours, maintain and the whole point timekeeping function, and download the debugging and verification of FPGA experimental system. In addition also added that week, making digital clock design features more perfect.Keywords: QuartusII EDA FPGA 74LS192 digital clock目录1.设计要求 (1)2.工作原理 (1)3.各模块设计的说明 (2)4．实物效果 (7)5、总结 (11)一、设计要求1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、调时的基本功能。
2.具体要求如下：1)能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。
2)分别由7个数码管显示，前面6个进行时分秒的计时显示，最后一个。
根据QuartusII的数字时钟的设计
根据QuartusII的数字时钟的设计基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。
QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。
在对EDA的课程有了初步的了解并掌握Quartus II软件的初步应用之后，我们决定将课题设置为应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。
关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogHDL and AHDL design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process.QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the design.Good support for third-party EDA tools also allow users to use in the different stages of the design process is familiar withthird-party EDA tools.Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the implementation of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used.In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the Quartus II software, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock.Keywords：QuartusII；VHDL；EDA；digital clock目录摘要 (1)绪论 (5)1.课程设计的目的与作用 (7)2.设计任务 (7)3.QuartusII软件介绍 (7)4.相关理论 (8)4.1 理论 (8)4.2 器件 (8)5. 系统设计 (8)5.1 总体 (8)5.2 各模块 (9)5.2.1 顶层模块 (9)5.2.2 十进制计数器模块 (9)5.2.3 六进制计数器模块 (10)5.2.4 二十四进制计数器模块 (10)5.2.5 7段LED显示驱动模块 (11)6. 硬件设计 (11)6.1 顶层实体图 (11)6.2 各模块实体图 (12)6.2.1 十进制计数器模块 (12)6.2.2 六进制计数器模块 (12)6.2.3 二十四进制计数器模块 (13)6.2.4 7段LED显示驱动模块 (13)6.3 总体实体图 (14)7. 流程图设计 (15)8.模块设计实现 (16)8.1建立顶层模块 (16)8.1.1新建dianzizhong.工程 (16)8.1.2建立VHDL源程序 (16)8.2建立十进制计数器模块 (18)8.2.1新建CNT10.工程 (18)8.2.2建立VHDL源程序 (18)8.3建立六进制计数器模块 (19)8.3.1新建CNT6.工程 (19)8.3.2建立VHDL源程序 (19)8.4建立二十四进制计数器模块 (20)8.4.1新建CNT24.工程 (20)8.4.2建立VHDL源程序 (20)8.5建立7段LED显示驱动模块 (21)8.5.1新建LED_DRIV.工程 (21)8.5.2建立VHDL源程序 (22)9.仿真调试结果分析 (22)9.1顶层模块的编译与波形仿真 (22)9.2十进制计数器模块的编译与波形仿真 (23) 9.3六进制计数器模块的编译与波形仿真 (24) 9.4二十四进制计数器模块的编译与波形仿真 (25)9.5 7段LED显示驱动模块的编译与波形仿真 (26)10. 结论 (27)11.设计总结和体会 (27)12. 致谢 (28)13. 参考文献 (29)绪论1.研究的意义在快速发展的年代，时间对于人们来说越来越宝贵，在快节奏的生活中，人们往往会忘记了时间，一旦在一些重要的场合忘记了时间，将会带来重大的损失。
多功能数字钟
多功能数字钟中文摘要本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常分、秒计时，动态显示，保持、清零、快速校分、整点报时功能。
文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。
通过实验掌握了一些逻辑组合器件的基本功能和用法，同时体会到了利用软件设计电路的方便快捷，避免了硬件布线的繁琐，提高了效率。
关键词数字计数器动态显示保持清零快速校分整点报时 EDA软件设计外文摘要Title DIGITAL CLOCK DESIGN PROPOSAlAbstractUsing the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge. The circuit can keep the time, display， reset, adjust the minuteand hour, ring the time in the round number time.The paper has analyzed the principle of all work and explained the designing principle of different parts separately. By debugging, simulating, compiling, programming, I put forward a matter and give a settling plan.I know about the basic functions and using method of some electric pieces in this experiment. At the same time, I realized the convenience of making use of the software to carry on the electric circuit, which is fast, avoided the hardware cloth line tedious, and raised the efficiency.Keywords digital counter, dynamic display, keep, clear, check time, time, alarm clock，software design目录：一、引言 (4)二、实验要求 (4)三、方案论证 (4)四、各模块设计 (5)1、分频器模块 (5)2、计时模块 (8)3、译码显示模块 (9)4、整点报时模块 (9)五、调试，仿真，编程下载 (10)六、结论及实验感想 (12)参考文献 (12)一、引言传统硬件电路在设计存在连线麻烦，出错率高且不易修改，很难控制成本的缺点。
数字逻辑电路设计-多功能数字钟综述
数字逻辑电路设计-多功能数字钟多功能数字钟摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。
整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。
整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。
本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。
现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。
关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, andbeeping when it comes to an addition to the hour. The whole experiment isbased on the software of design called Quartus II 7.0 and is tested bycombining the Cyclone series of programmable logical device provided byAltera. The clock is designed under the process of ‘from the top to the end’.The method spares designers lots of time and energy for its flexibility to betransplanted, easiness for ordinary logic reasoning and availability forcooperative designing. The product is self-creative and provable in terms ofturbulence muting and manipulation of the period of beeping. At the sametime, the diagrams of the circuits are apparently logical thanks towell-organized sealing of each part of device during the design. In this eraof common concept of inexpensiveness of digital clocks, methods andeffectiveness of designing a clock are improved due to its profitability.Hence, this experimental design is aimed at letting the participants tounderstand the process of digital logic circuits designing and to get tofamiliar with the usage of particular software.Keyword: Digital Clock, programmable logic device, mute circuit, design for learning目录一．设计要求与说明 (4)二．方案论证 (4)1.设计整体思路2.设计大体流程三．各子模块设计原理与调试仿真 (5)1.时钟发生器 (5)2.计时电路 (7)3.显示电路 (9)4.校分电路和清零电路 (12)5.报时电路 (13)6.储时电路 (15)7．选择电路 (16)8.闹钟比较电路 (16)9．其他 (17)四．编程下载1．整体电路图 (18)2．管脚配置 (19)3．编译调试 (19)五．实验感想一．设计要求与说明1、能进行正常的时、分、秒计时功能2、分别由六个数码管显示时分秒的计时3、使能开关4、清零开关5、校分开关6、校时开关7、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz, ）8、闹表设定功能9、自己添加其他功能二．方案论证1．设计整体思路图1数字钟的功能设计思路大致如图1时钟发生电路：位计时电路提供频率为1HZ的稳定脉冲，该电路是整个时钟是否精准的关键计时电路：由时钟发生器驱动，存储并演绎时间的流逝储时电路（闹钟）：储存一个固定的时间选择电路：由输入端控制调校或显示储时电路和计时电路中的一个显示电路：将两个时间电路的输出信号调制成可输出的信号报时电路：根据时间信号以一定的模式输出符合要求的蜂鸣器驱动信号校分电路：使时间电路脱离时钟驱动并以累加的方式分别调校时与分清零电路：使时钟电路的所有信号归零2设计大体流程1）设计时钟发生电路与计时电路2）连接两个模块并调试电路，分别用ＬＥＤ灯检测时分秒的运行状况3）设计显示电路并单独调试4）连接时钟电路和显示电路并调试，整体调试时钟电路5）设计校分电路和清零电路并连接调试6）设计报时电路并单独调试7）连接报时与时钟电路，利用已调校好的调分清零电路调校报时电路的功能8）设计储时电路（在计时电路上适当修改）9）设计选择电路将计时电路和储时电路连接，调校选择电路以保证时间与调校显示的接口功能正常10）整体调试并增加诸如防抖动等优化电路三．各子模块的设计原理与调试１．时钟发生器图２时钟发生器设计思路大致如图２１）十六分频电路由四个Ｔ触发器异步连接而成２）图３实时（timing）仿真如图4图4有仿真图波形可初步断定用4*T触发器一步连接对高频信号进行16分频是不会产生明显延迟和错位现象３）一千分频电路由三个十进制加法计数器连接而成，连接方式是：低位计数器的QD端与高位计数器的CLK端相连图5为方便今后对十分频器的使用在此对其进行了封装，仿真波形图如下图6输入波周期为10ns，由图6所示仿真图中的时间条可看出，在Timing 模式下1000分频电路对高频信号几乎无延迟与错位，同时可看出该分频器的占空比为1:10。
基于-Quartus多功能数字钟设计
基于Quartus的多功能数字钟设计该实验是利用QuartusII软件设计一个数字钟，进展试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种根本功能，并下载到SmartSOPC实验系统中进展调试和验证。
此外还添加了显示星期，闹钟设定,秒表和彩铃等附加功能，使得设计的数字钟的功能更加完善。
一、设计要求1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等根本功能。
2.具体要求如下：1)能进展正常的时、分、秒计时功能，最大计时显示23小时59分59秒。
2)分别由六个数码管显示时分秒的计时。
3)K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。
4)K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。
5)在数字钟正常工作时可以对数字钟进展快速校时和校分。
K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。
3.设计提高局部要求1)时钟具有整点报时功能，当时钟计到59’51〞时开场报时，在59’51〞,59’53〞, 59’55〞,59’57〞时报时频率为512Hz,59’59〞时报时频率为1KHz。
2)星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。
3)闹表设定：通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进展设定，且不影响数字钟计时。
当计时到闹钟设定时间蜂鸣器鸣叫，并响起彩铃。
4)秒表计时：通过开关切换显示至秒表界面，分秒局部是100进制的，即当值为99时向秒位进位。
4.仿真与验证用Quartus软件对设计电路进展功能仿真，并下载到实验板上对其功能进展验证。
二、工作原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几局部组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。
设计实验报告多功能数字钟设计
设计实验报告多功能数字钟设计EDA设计实验报告多功能数字时钟设计院系: 电光学院专业：通信工程摘要该实验利用quartus II软件设计一个多功能数字钟，进行实验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到smart SOPC实验系统中进行调试和验证。
此外还添加了秒表功能，使得设计的数字钟功能更加完善。
Abstract：This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting , hour-correcting , minute-correcting , reset , timing-holding and belling on the hour. And then validated the design on the experimental board . In addition, additional functions like reseting the stopwatch make this digital clock a perfect one.目录1.设计要求 (4)2.工作原理 (4)3.各模块说明 (5)1)分频模块 (7)2)计时模块 (13)3)显示模块 (16)4)校分与校时模块 (17)5)清零模块 (18)6)保持模块 (18)7)报时模块 (18)4.扩展模块 (19)1)秒表模块 (19)5.调试、编程下载 (20)6.实验中出现问题及解决办法 (21)7.实验收获与感受 (22)8.参考文献 (23)一、实验目的通过设计一个00时00分00秒～23时59分59秒的多功能计数器, 巩固和复习数字电路知识，初步掌握EDA设计的基本思路和方法，并能够较为熟练地使用软件QuartusII7.2的相应功能，为课程设计等相关实验课程打下理论与实践两方面的基础。
基于Quartus II的数字钟实现.
学校代码学号00918128分类号密级本科学年论文基于Quartus II的数字钟设计院(系)名称：电子信息工程学院专业名称：通信工程年级：2010级学生姓名：包胡斯楞指导教师：白凤山2012年9月28日基于Quartus II的数字钟设计摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。
与机械钟相比具有更高的准确性和直观性，具有更长的使用，已得到广泛的使用。
数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II 软件结合VHDL语言编程实现数字钟的设计。
这些方法都各有其特点，我的设计采用Quartus II软件结合VHDL语言编程实现数字钟。
Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了与结构五官的设计环境，设计者无需精通器件内部的复杂结构。
本设计由分频模块，时钟产生模块，数码管驱动模块等三个部分组成。
在Quartus II中以文本输入的方式将每个模块的源代码输入进行波形仿真，以验证设计的正确性。
关键词：数字钟 Quartus II VHDL语言波形仿真绪论 (1)1数字钟设计概述 (2)2分频模块 (3)2.1分频模块原理图 (3)2.2分频模块实现原理及程序 (3)2.3仿真波形及分析验证 (3)3时钟产生模块 (5)3.1时钟产生模块原理图 (5)3.2时钟产生模块实现原理及程序 (5)3.3仿真波形及分析验证 (5)4数码管驱动模块 (7)4.1数码管驱动模块原理图 (7)4.2数码管驱动模块实现原理及程序 (7)4.3仿真波形及仿真验证 (7)5总系统 (8)5.1总系统电路图 (8)5.2仿真波形及分析验证 (8)结论 (10)致谢 (11)参考文献 (12)附录A (13)附录B (14)附录C (16)在人们日常生活中，钟表是一个随处可见的小东西。
基于QuartusII 的多功能数字钟设计
多功能数字钟设计院系：专业：指导教师：班级：学号：姓名时间：2015.3.9-3.18摘要多功能数字钟在我们的日常生活中有着非常广泛的应用。
本实验利用QuartusII软件设计一个多功能数字计时器，并下载到SmartSOPC实验系统中。
这个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能，这些功能相互独立，却又互相协调配合。
在此类基础功能之上还添加了秒表功能。
关键词QuartusII软件 SmartSOPC实验系统多功能数字钟外文摘要Title Multi-function digital clock design dissertationAbstractMulti-function digital clock in our daily life has a very wide application. This experiment using software QuartusII design a multi-function digital timer, and download to SmartSOPC experiment system. The digital timer, can complete 00:00:00 to 23:59:59 timing functions, and under the action of control circuit has to keep fast, reset, when the school, the school points, hour, and other functions, and these features are independent of each other, and coordinate with each other. On such a basis function also added stopwatch function.Keywords QuartusII、SmartSOPC experimental system、Multi-function digital timer。
基于QuartusII软件的数字时钟设计
实验名称：数字时钟设计姓名：杨龙成班级：电子与通信工程学号： 3120302012 成绩：一、实验目的1.掌握各类计数器及它们相连的设计方法；2.掌握多个数码管显示的原理与方法；3.掌握模块化设计方式；4.掌握用VHDL语言的设计思想以及整个数字系统的设计。
二、实验内容1. 设计要求1）具有时、分、秒计数显示功能，在数码管显示00:00:00~23:59:59，以24小时循环计时。
2）完成可以计时的数字时钟时钟计数显示时有LED灯的花样显示。
3）具有调节小时、分钟及清零的功能。
4）具有整点报时功能。
2. 性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，时钟—24进制计数，并且在数码管上显示数值。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。
可以通过实验板上的键7和键4进行任意的调整，因为时钟信号均是1HZ的，所以LED灯每变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
4）蜂鸣器在整点时有报时信号产生，产生“滴答.滴答”的报警声音。
5）根据进位情况，LED灯在时钟显示时有花样显示信号产生。
3. 系统方框图三、设计原理和过程3.1 硬件设计本设计使用VHDL硬件开发板，可编程逻辑器件EMP1270T144C5系列。
设计过程中用到的外围电路的设计有电源部分，可编程器件EMP1270T144C5，CPLD –JTAG接口，晶振和蜂鸣器，LED数码管显示，DIP开关与按键输入(具体电路见附录)3.2 软件设计3.2..1 程序包my_pkg的设计说明为了简化程序设计增加可读性，系统采用模块化的设计方法，重复使用的组件以元件（component）的形式存在，以便相关块的调用。
下面列出my_pkg组件包的代码。
library ieee;use ieee.std_logic_1164.all;package my_pkg iscomponent div40M------------------------------------------------------------------元器件1 Port( clk: in std_logic;f1hz : out std_logic);end component;component count60-----------------------------------------------------------------元器件2 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic;dout:buffer std_logic_vector(7 downto 0));end component;component count24-----------------------------------------------------------------元器件3 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic);end component;component scan6----------------------------------------------------------------元器件4 port (clr,clk : in STD_LOGIC;h_ten,h_one,m_ten,m_one,s_ten,s_one: in STD_LOGIC_vector(3 downto 0);cs: out STD_LOGIC_vector(5 downto 0);mux_out: out STD_LOGIC_vector(3 downto 0));end component;component bin2led---------------------------------------------------------------元器件5 port (bin : in std_logic_vector (3 downto 0);led : out std_logic_vector (7 downto 0) );end component;component sh1k ----------------------------------------------------------------------元器件6 Port( clk: in std_logic;--from system clock(40MHz)f1hz : out std_logic);-- 1Hz output signalend component;component alarm_set------------------------------------------------------------------元器件7 Port(rst,hz1: in std_logic;--system clock 1Hzalarm,ok: in std_logic;--keep pushing to declare alarm setsec_tune: in std_logic;sec_one,sec_ten:out std_logic_vector(3 downto 0));end component;end my_pkg;3.2.2 count60组件由此提供分（秒）计数值，当分计数器计数到59再来一个脉冲信号秒计数器清零从新开始计数，而进位则作为小时计数器的计数脉冲，使小时计数器计数加1，同时分计数器在分设置时钟信号的响应下设置分计数器的数值。
基于QuartusII的数字时钟的设计
基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。
在对EDA的课程有了初步的了解并掌握Quartus II软件的初步应用之后，我们决定将课题设置为应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。
关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogHDL and AHDL design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process.QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the design.Good support for third-party EDA tools also allow users to use in the different stages of the design process is familiar withthird-party EDA tools.Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the implementation of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used.In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the Quartus II software, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock.Keywords：QuartusII；VHDL；EDA；digital clock目录摘要 (1)绪论 (5)1.课程设计的目的与作用 (7)2.设计任务 (7)3.QuartusII软件介绍 (7)4.相关理论 (8)4.1 理论 (8)4.2 器件 (8)5. 系统设计 (8)5.1 总体 (8)5.2 各模块 (9)5.2.1 顶层模块 (9)5.2.2 十进制计数器模块 (9)5.2.3 六进制计数器模块 (10)5.2.4 二十四进制计数器模块 (10)5.2.5 7段LED显示驱动模块 (11)6. 硬件设计 (11)6.1 顶层实体图 (11)6.2 各模块实体图 (12)6.2.1 十进制计数器模块 (12)6.2.2 六进制计数器模块 (12)6.2.3 二十四进制计数器模块 (13)6.2.4 7段LED显示驱动模块 (13)6.3 总体实体图 (14)7. 流程图设计 (15)8.模块设计实现 (16)8.1建立顶层模块 (16)8.1.1新建dianzizhong.工程 (16)8.1.2建立VHDL源程序 (16)8.2建立十进制计数器模块 (18)8.2.1新建CNT10.工程 (18)8.2.2建立VHDL源程序 (18)8.3建立六进制计数器模块 (19)8.3.1新建CNT6.工程 (19)8.3.2建立VHDL源程序 (19)8.4建立二十四进制计数器模块 (20)8.4.1新建CNT24.工程 (20)8.4.2建立VHDL源程序 (20)8.5建立7段LED显示驱动模块 (21)8.5.1新建LED_DRIV.工程 (21)8.5.2建立VHDL源程序 (22)9.仿真调试结果分析 (22)9.1顶层模块的编译与波形仿真 (22)9.2十进制计数器模块的编译与波形仿真 (23)9.3六进制计数器模块的编译与波形仿真 (24)9.4二十四进制计数器模块的编译与波形仿真 (25)9.5 7段LED显示驱动模块的编译与波形仿真 (26)10. 结论 (27)11.设计总结和体会 (27)12. 致谢 (28)13. 参考文献 (29)绪论1.研究的意义在快速发展的年代，时间对于人们来说越来越宝贵，在快节奏的生活中，人们往往会忘记了时间，一旦在一些重要的场合忘记了时间，将会带来重大的损失。
基于FPGA和Quartus II的多功能数字钟设计与实现
基于FPGA和Quartus II的多功能数字钟设计与实
现
现场可编程门阵列（Field Programmable Gate Arrays，FPGA）是一种可编程使用的信号处理器件。
通过改变配置信息，用户可对其功能进行定义，以满足设计需求。
通过开发，FPGA能够实现任何数字器件的功能。
与传统
数字电路相比，FPGA具有可编程、高集成度、高可靠性和高速等优点。
1 数字钟总体设计
本文以FPGA平台为基础，在QuartusⅡ开发环境下设计开发多功能数字钟。
数字钟实现的功能如下：
1）计时功能：进行正常的时、分、秒计时，并由6只8段数码管分别显示时、分、秒时间。
2）校时功能：当时校时按键按下时，计时器时位迅速增加，并按24小时循环；当分校时按键按下时，计时器分位迅速增加，并按60分循环。
基于QuartusII的多功能数字钟设计
多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。
通过原理图输入进行设计，取代VHDL语言设计。
软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。
实现并充分领略硬件设计软件化的精髓。
关键词：软件; 数字钟; 模块化; VHDL; 可编程; 硬件Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywords:software; digital bell; blocking method; VHDL; programmable; hardware目录一、设计内容简介 (2)二、设计要求 (2)三、方案论证（整体电路设计原理） (2)四、子模块设计原理4.0 脉冲产生电路 (5)4.1 计时电路 (8)4.2 显示电路 (12)4.3 保持电路 (14)4.4 清零电路 (14)4.5 校分电路 (15)4.6 校时电路 (15)4.7 整点报时电路 (16)4.8 闹钟设定电路 (17)4.9 音乐产生电路 (18)4.10 闹钟报时电路 (23)4.11 闹铃关闭电路 (24)4.12 星期调整电路 (25)4.13 电路总图 (26)五、实验中遇到问题及解决方法 (27)六、结论 (29)七、实验心得 (29)八、参考文献 (30)一、设计内容简介设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
EDA课程设计多功能数字时钟报告
III.开关功能介绍（两种方案)……………………………………………………………4
二．方案论证……………………………………………………5
I.总体方案分析…………………………………………………………………………5
II.电路的工作原理……………………………………………………………………6
二．方案论证：
I。总体方案分析:
利用QuartusII软件设计一个数字钟，对设计电路进行功能仿真，并下载到SmartSOPC实验系统中，可以完成00:00：00到23：59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能.本电路在原有基础上进行了拓展，具备以下功能：
①.能进行正常的时、分、秒计时功能；
These electric circuits are all packed with mold piece okay, for the purpose of other electric circuits adjust to use.With count machine composing to account parts, pass a cent repeatedly the machine divides of when the 1 HZ pulse accounts adjust to show that the electric circuit suggests and passes a little bit whole buzzer that tell the time an electric circuit control with the dynamic state.BE counting the way that the machine class adopted synchronously external different step in the inner part while uniting, but came to a synchronous effect through a simple change and than synchronously returned credibility。While showing a control for economizing a resources adoption dynamic state principle，from wove VHDL language of 24 choose 4 data selectors.文档为个人收集整理，来源于网络文档为个人收集整理，来源于网络
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
电工电子综合实验Ⅱ实验报告（数字计时器设计）姓名：李伟杰学号：0910190131目录一、实验内容和设计要求‥‥‥‥‥‥‥‥‥‥‥‥ (3)二、原理框图‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3三、计时器的工作原理（分电路）‥‥‥‥‥‥‥‥ 4⑴译码显示电路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 4⑵计时电路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4⑶脉冲发生电路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5⑷报时电路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6⑸校分电路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7(6)清零电路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7四、设计总电路图‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8五、附加功能：自动停启‥‥‥‥‥‥‥‥‥‥‥‥‥‥9六、实验中遇到的问题及解决问题的方法‥‥‥‥‥‥‥9七、实验总结体会‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥10八、元器件名称及引脚图和功能表‥‥‥‥‥‥‥‥‥‥11一、实验内容和设计要求1、实验内容：数字计时器是由计时电路、译码显示电路、脉冲发生电路、报时电路、校分电路、清零电路等几部分组成的。
2、设计要求：1．设计一个脉冲发生电路，为计时器提供秒脉冲；2．设计计时电路，完成0分00秒～9分59秒的计时功能；3．设计报时电路，使数字计时器从9分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1千赫兹），9分59秒发高音（频率2千赫兹）；4．设计校分电路，在任何时候，拨动校分开关，可进行快速校分；5．设计清零电路，具有开机自动清零功能，并且在任何时候，按动清零开关，可以对计时器进行清零。
二．原理框图数字计时器是由计时电路、译码显示器、脉冲发生电路和控制电路等几部分组成，其中的控制电路按照设计要求可以由校分电路、清零电路和报时电路组成。
具体原理框图如下图所示：三．计时器工作原理（分电路）1.译码及显示部分：译码电路采用三片四线七线译码器CD4511来完成。
显示部分采用共阴极七段LED数码管来实现。
四线七线译码器CD4511的BI,LT，BL分别接高电平，此时器件处于译码状态。
电路连接过程中将CD4518（74161）计数器输出QA ，QB，Q C ，QD与码译器CD4511的输入A，B，C，D对接。
由于LED数码管实际上是一组发光二极管，因此将译码器的输出a，b，c，d，e，f，g分别与数码管的相应端对接并在接地端串入限流电阻。
2.计数器部分：整个计时电路采用四位二进制计数器74161和4518十进制计数器，用产生的秒脉冲去触发10进制计数器4518，实现秒的个位计数，再用秒的个位触发秒的十位。
该位是六进制，用74161的置数功能实现模6计数。
分的个位用秒的十位去触发，用4518计数。
计时电路如下图所示3.秒脉冲信号：由晶振，电容，电阻及4060组成的震荡器可产生2Hz到32768Hz 的频率，Q14输出为2Hz，在经过有D触发器74LS74构成的二分频处理这可以产生1Hz的秒脉冲。
1．将秒个位的3（0011）、5（0101）、7（0111）取或，通过卡诺图的化简可得应该从秒个位取1Q1（1Q2+1Q3）2．将1中所得结果和分位的9（1001）与再和秒十位的5（0101）与，所得的结果和1KHz的信号与就可得到在9分53秒、9分553秒、9分57秒报出低音的驱动信号。
3．将分位的9（1001）和秒十位的5（0101）与再和秒个位的9（1001）与再和2KHz的信号与就得到在9分59秒报出高音的驱动信号。
4．将2和3中得到的信号取或，就可以得到最终的报时驱动信号。
用开关控制状态，状态1时分的进位信号被送入分计数器的CP端，分位计数器正常计数；状态2时正常的分的进位信号被阻塞，2Hz的校分信号被送入CP端，电路进行快速校分。
为了消除机械开关的抖动给电路带来干扰，采用防抖动开关。
如图所示起始状态开关s2闭合，双与非门构成的RS锁存器处于0状态，D触发器也处于0状态，分计数器正常计数。
s2断开，s1闭合，RS锁存器变为1状态，D触发器翻转，变为1状态，电路快速校分。
s2闭合，s1断开，RS 锁存器重新处于0状态，s2断开，s1闭合，RS锁存器变为1状态，D触发器翻转，为0状态，电路停止校分，正常计数。
6.清零电路：清零电路设计为清零信号的输入和计数器清零信号相与非输入清零端CLR。
电路由双输入与非门74ls00及开关组成原理图如下：四，设计总电路图：五．附加功能（自动启停）在9分39秒处自动停5秒.9为1001，3为0011。
将这几位相与，则秒表平时计数时161保持置数，输出Qc为1，秒表继续正常计数，当秒表计数到9：39时，161置数端为1，使161开始计数，0111，1000，1001，1010，1011，1100.计到1100以前Qc为0，秒表停止计数，到1100时Qc 恢复为1，秒表又开始正常计数。
以下为仿真图（无161，采用160代替）六、实验中遇到的问题及解决问题的方法设计完电路模拟时，先利用EWB进行仿真，EWB中七段显示管无阴极的接地端，但是模拟到计数部分时发现EWB中无74161，故采用74160来代替并仿真成功959部分，但到秒脉冲部分EWB中几乎都没有需要的部件，只能改用muiltisim进行仿真。
进实验室后刚开始搭显示电路是比较顺利，然后一个模块一个模块添加，到蜂鸣器时出现故障，先是无反应，后又不停的叫，但检查线路又无错误，最后发现是三极管和7421与门故障导致的，换了元件后完成实验的要求。
七、实验总结体会设计多功能数字计时器，对我们来说说是比较复杂的实验。
以前数电实验只需两三个元件就可以完成，现在却要十多个各种各样的元件，这毫无疑问对一个人的仔细程度是一个考验，同样对所学知识及现场调配能力的挑战。
实验线路连接有层次，有条理。
电路分块搭接，电源，地线首先搭好，并将面包板横行及竖列中未链接的部分用导线连好，以防待会儿遗忘，各块电路尽量用不同颜色连线加以区别，方便线路检查。
连线长短要合适，避免交叉，为拆线带来方便。
增强安全意识，电路出现问题迅速断电，避免造成元器件损坏。
再次，实验中出现问题，要冷静处理，仔细检查线路，自行分析出错原因。
学会使用仪器对线路进行检查与调试。
通过自己解决实验中遇到的问题，提高了能力，巩固了理论知识，也增强了信心。
总之，通过这次实验，我的动手能力有了进一步的提高，也学到了很多书上没有的知识，知识源于实践，也用于实践，相信有了这一次操作，以后再碰到相似的现场操作也难不倒我了。
在此对提供这次实验机会及帮助的老师表示感谢。
八、元器件名称及引脚图和功能表工具（剪刀、镊子、播线钳）一套接线板一块导线若干所用器件的引脚图和功能表一、14位二进制串行计数器/分频器和振荡器CD4060 1.引脚图U5CD4060Q 12Q 13Q 14Q 6Q 5Q 7Q 4V s sC P 0~C P 0C P 1C rQ 9Q 8Q 10V d d2.功能表二、译码器CD45111.引脚图U4CD4511BC~L I~B IL EDAV s se 1d 1c 1b 1a 1g 1f 1V d d2.功能表三、CD4518双四位同步BCD 码加法计数器 1.引脚图U3CD45181C P1E N1Q a1Q b1Q c1Q d1C rV s s2C P 2E N2Q a2Q b2Q c2Q d2C rV d d2.功能表四、CC4069(反相器)引脚图U1CD40691A1Y2A2Y3A3YV s s4Y4A5Y5A6Y6AV d d五、74LS00（与非）引脚图U274LS001A1B1Q2A2B2QG N D3Q3B3A4Q4A4BV c c六、74LS21（与门）引脚图U474LS211A1B1N C1C1D1YG N D2Y2A2B2N C2C2DV c c七、74LS74（双D 触发器）引脚图U174LS741R D1D1C P1S D1Q~1QG N D2Q ~2Q2S D2C P2D2R DV c c八、74LS32(或门) 引脚图U374LS321A1B1Y2A2B2YG N D3Y3A3B4Y4A4BV c c九、74LS161 1. 引脚图U2741LS61C rC PABCDS 0G N D~L D S 1Q dQ cQ bQ aQ c cV c c2. 功能表十、74LS194 1.引脚图2.功能表 U 174194NA 3B 4C 5D6S L 7Q A 15Q B 14Q C 13Q D 12S R2~C L R 1S 09S 110C L K11十一、 LED数码管引脚图CKU1A B C D E F G。