modelsim仿真没有波形或看不到波形的原因及解决方法

实验调试中出现的问题

实验调试中出现的问题一．Modelsim实验调试的问题1.编译过程中的问题1)新建工程后：如果这里选择是creat new file ,一定记得这里把这里的Add file as type 改为verilog因为这里默认是VHDL.2)如果是add existing file ：要把所有的工程文件，包括仿真文件放在 project location 里面。

或者在下面的选项卡中：选择copy to project directory !!注意了：由于我们用的软件都是自己破解的，所有，有时候即便选择了 copy to project directory 有时候编译还是会出错，所有我们还是自己把工程文件,v 拷贝到我们的工程目录中吧。

2.仿真中出现的问题：当编译成功之后我们就可以进行仿真了1）在仿真的时候有些版本的modelsim 仿真出来的波形是直线原因是我们要注意把Optimization 中的enable optimization 的选项取消了：2）当我们编译成功之后在仿真的过程中，还会经常碰到这样的错误：“#Error loading design”解答：loading design的问题就是你对每个模块编译后的内容,也就是你在work库里出现的东西提示你加载设计错误,就是说明你加载的东西在work 库里没有，这的问题的原因有两个：（1）testbench 没有写好（2）在modelsim编译的时候相关的文件没有添加到modelsim中。

所以我们的对应的解决办法也有两个：A.虽然我们编译通过了，但是可能有些字符拼写错误。

B.我们可以关掉软件，再重新打开重新编译，重新仿真。

3)仿真时遇到如图所示的情况：不能看到全局时，可以通过工具栏里这两个符号进行调节，结果如图：上面问题虽然解决了，但是result结果却让人头疼，根本看不清是多少，此时，可以通过如下步骤把他修改成十进制数字，效果如下图所示：是不是可以看得很清楚了。

ISE13.1调用Modelsim10.0出现的一点小问题及解决过程

viewwave
addwave*
viewstructureviFra bibliotekwsignals
run55000275.000000ns
第一步执行vlibwork的时候就报错了。于是打开Modelsim，在命令窗口
输入cd命令切换到工程文件夹，然后输入vlibwork，则work建好了；退出
Modelsim，在ISE中重新调用Modelsim仿真，又出现了Error:(vsim-19)
Failedtoaccesslibrary'pn_behavioral'atpn_behavioral.这样的错误。
如法炮制，输入vlibpn_behavioral，退出Modelsim，在ISE中重新调用
Modelsim仿真，这回不抱错了，可是波形窗口什幺都没有。
狠狠心把pn_behavioral.do文件里面剩下的内容全复制到Modelsim命令窗
了SystemGenerator生成的pn_behavioral.do仿真脚本。用记事本打开
pn_behavioral.do，看到如下内容：
--Ifyouseeerrormessagesconcerningmissinglibrariesfor
--XilinxCoreLib,unisims,orsimprims,youmaynothaveset
--upyourModelSimenvironmentcorrectly.SeetheXilinx
--SupportWebsiteforinstrucTIonstellinghowtocompile
--theselibraries.
vlibwork
vlogD:/Xilinx/13.1/ISE_DS/ISE/verilog/src/glbl.v

modelsim问题综述

MODELSIM问题综述——阿泽成长路鉴于最近一直困于modelsim se 10.0c（win32/win64）的安装及破解，在借鉴了度娘提供的好多零散的信息后，今天好好归纳总结下权当做个备忘，也顺便给电子信息、通信专业及做数字系统设计的同学分享我的经验。

安装过程很常规，一直狂击next就ok，只是在安装过程中会产生一个选项(是否使用硬件级别证书),选择yes,即要求重新启动(注意安装路径不允许有中文与下划线)完成安装，度娘也说可以点no，总之对于软件的破解不会产生影响，至于后期的使用还未见太多端倪。

在我鼓捣的好多次中有过重启，也有点no，应该不会影响，但我建议还是照软件原意选择安装，值得一提的是安装过程还比较漫长需耐心等待。

在安装后就是软件的破解了。

1.解压modelsim-gcc-4.2.1-mingw32vc9.zip/modelsim_se_10.0c.rar,然后将解压后的文件（）覆盖（粘贴）到安装目录下的win64/win32目录下，如果win64/win32目录下已存在就选择替换，没有就直接保存。

2.打开patch_dll.bat同是在弹出的选项中选择运行MentorKG.exe，此时请耐心等待，正常情况下会弹出LICENSE.TXT文件，将其保存到modelsim10.0c安装目录下（与win64/win32同级存在！！！）；然而也可能遇到运行patch_dll.bat但得不到LICENSE.TXT的情况这时就只有从外部直接复制一个LICENSE到安装目录下，至于这个LICENSE的得到就只有从别人那儿copy了。

3.以上步骤之后需要修改环境变量。

右键计算机-->属性-->高级系统设置-->环境变量，之后在系统变量中寻找E:\modeltech64_10.0c\license.txt（安装目录因人而异），选择编辑在原来值后加分号，再将变量值改为modelsim10.0c的安装目录+license.txt ,之后一路ok;但如果系统变量中无E:\modeltech64_10.0c\license.txt 则需要新建变量名：LM_LICENSE_FILE，变量值同上，之后ok。

使用Modelsim完成相关仿真过程问题汇总

使用Modelsim仿真Altera FPGA工程（包括IP核）步骤以及问题汇总前提：计算机上已经安装QuartusII和Modelsim通用版，并且均已破解。

环境说明：所用的软件版本，QuartusII为9.0，Modelsim为6.5c。

本测试仅在WIN XP SP3上测试，对于VISTA/WIN7/LIN或者其他平台没做过测试。

但其他平台或者其他版本的过程应该都差不多。

其他：感谢teamo版主的破解和编译教程，以及后期对我的热心指导。

如果各位对整个步骤还有什么问题的华可以直接和我联系，我的论坛ID是lanphon，邮箱是lanphon@。

一、Altera库的编译（本部分基本上全部抄袭teamo版主的教程，懒得写了）1) 先到C:\modeltech_6.5目录下找到文件"modelsim.ini"，将其属性改为可写（右键‐>属性）。

2) 启动modelsim se，选择【file】‐>【new】‐>【library】命令,在弹出的【create a newlibrary】窗口中将选项【create】设置为【a new library and a logical mapping to it】,在【libryr name】和【library library】窗口中将选项【create】设置为【a new library and a logical mapping to it】,在【libryr name】和【library physical name】中键入所要创建库名字,如Altera ，此时在主窗口中已多了一个Altera 项。

注：这个过程实质上想当于在modelsim 主窗口中的脚本区域中输入了vlib和vmap命令。

3) 在workspace中的library中选中你健入的库名Altera，在主菜单中选【compile】→【compile…】命令。

modelsim仿真问题_xp

modelsim仿真问题_xp1、MODELSIM仿真提示already declared in this scope解决方法：在定义这个信号前其它模块接口信号中调用了这个信号，modelsim仿真报错，通过把信号定义挪到调用模块前面问题解决。

2、modelsim中，Instantiation of 'dffeas' failed. The design unit was not found.** Error: (vsim-3033) E:/pro/verilog_prj_example/simulation/modelsim/tb_sdrtest.v(2 4): Instantiation of 'print_task' failed. The design unit was not found.两种方法;报告3、Error: Can't compile duplicate declarations of entity "ram" into library "work"Error: Instance could be entity "ram" in file ram.v E rror: Instance could be entity "ram" in file ram.bdf解决办法：将.bdf文件的名字改掉，不能和.v文件的名字相同。

4、Quartus中仿真时出现no simulation input file assignment specify 对话框最好保证工程名、主模块、仿真文件的名字都一样。

5、9.17.2014下载波形文件仿真错误Error: Run Generate Functional Simulation Netlist (quartus_map yumen2_mk--generate_functional_sim_netlist) to generate functional simulation netlist for top level entity "yumen2_mk" before running the Simulator (quartus_sim)解决方法：原因是在功能仿真时候没有建立一个网表，网表的作用本人不是很清楚，只能说是功能仿真的一个必要步骤吧。

实验调试中出现的问题

一．Modelsim实验调试的问题1.编译过程中的问题1)新建工程后：如果这里选择是creat new file ,一定记得这里把这里的Add file as type 改为verilog因为这里默认是VHDL.2)如果是add existing file ：要把所有的工程文件，包括仿真文件放在 project location 里面。

或者在下面的选项卡中：选择copy to project directory !!注意了：由于我们用的软件都是自己破解的，所有，有时候即便选择了 copy to project directory 有时候编译还是会出错，所有我们还是自己把工程文件,v 拷贝到我们的工程目录中吧。

2.仿真中出现的问题：当编译成功之后我们就可以进行仿真了1）在仿真的时候有些版本的modelsim 仿真出来的波形是直线原因是我们要注意把Optimization 中的enable optimization 的选项取消了：2）当我们编译成功之后在仿真的过程中，还会经常碰到这样的错误：“#Error loading design”解答：loading design的问题就是你对每个模块编译后的内容,也就是你在work库里出现的东西提示你加载设计错误,就是说明你加载的东西在work 库里没有，这的问题的原因有两个：（1）testbench 没有写好（2）在modelsim编译的时候相关的文件没有添加到modelsim中。

所以我们的对应的解决办法也有两个：A.虽然我们编译通过了，但是可能有些字符拼写错误。

B.我们可以关掉软件，再重新打开重新编译，重新仿真。

3)仿真时遇到如图所示的情况：不能看到全局时，可以通过工具栏里这两个符号进行调节，结果如图：上面问题虽然解决了，但是result结果却让人头疼，根本看不清是多少，此时，可以通过如下步骤把他修改成十进制数字，效果如下图所示：是不是可以看得很清楚了。

使用modelsin对quartusII仿真时遇到问题的解决方法

使用modelsin对quartusII仿真时遇到问题的解决方法1、FFT core可以设置成两种不同的引擎结构，四输出（Quad——output）和单输出（signal output），对于要求转换时间尽量小的应用，四输出的是最佳的结构，对于要求资源尽量小的应用，单输出的引擎结构比较合适，为了增加吞吐量，可以采用并行引擎结构。

FFT core支持的数据流：FFT core支持三种I/O数据流结构，连续（streaming）、缓冲突发（buffered burst）、突发（burst）。

连续I/o数据流允许处理连续输入数据，输出连续复数数据流，而不中断输入和输出数据；缓冲突发结构于连续相比，需要更少的存储资源，但是这是以减少平均吞吐量为代价的；突发数据流的操作于缓冲突发的方法基本上一致，但是突发方式需要更少的存储资源，这也是以降低吞吐量为代价的、。

2、用modelsim对fft模块进行仿真的时候出现此类问题的解决方法：** Error: (vsim-3033) E:/Quartus II projects/fft_1024_t/fft_1024_ip.v(92): Instantiation of 'asj_fft_sglstream_fft_130' failed. The design unit was not found.出现这种情况，第一可能是quartus破解不完整，导致有些库已经器件不能够使用，重新破解，在破解的时候有时候可能有好几个网卡，则选择前两个网卡号对license.dat进行破解。

在完整破解的时候，在仿真的时候需要加进去.vo文件以及测试文件，顶层文件，同时将生成fft核的时候产生.hex,.txt文件,在进行仿真的时候需要将其放到所建的modelsim工程文件夹下面。

第二种情况就是在不同版本的quartus上建立了ip核，比如说在9.0上建立的文件，在8.0上进行综合编译，就会出现这样的问题。

modelsim的详细使用方法

一、简介ModelSim是一款由美国Mentor Graphics公司推出的集成电路仿真软件，广泛应用于数字电路和系统设计领域。

它提供了强大的仿真和验证功能，能够帮助工程师快速高效地进行电路设计与验证工作。

本文将详细介绍ModelSim的使用方法，以帮助读者更好地掌握这一工具的操作技巧。

二、安装与配置1. 下载ModelSim安装包，并解压到指定目录2. 打开终端，进入ModelSim安装目录，执行安装命令3. 安装完成后，配置环境变量，以便在任何目录下都能够调用ModelSim程序4. 打开ModelSim，进行软件注册和授权，确保软件可以正常运行三、工程创建与管理1. 新建工程：在ModelSim主界面点击“File” -> “New” -> “Project”，输入工程名称和存储路径，选择工程类型和目标设备，点击“OK”完成工程创建2. 添加文件：在工程目录下右键点击“Add Existing”，选择要添加的源文件，点击“OK”完成文件添加3. 管理工程：在ModelSim中可以方便地对工程进行管理，包括文件的增删改查以及工程参数的设置等四、代码编写与编辑1. 在ModelSim中支持Verilog、VHDL等多种硬件描述语言的编写和编辑2. 在ModelSim主界面点击“File” -> “New” -> “File”，选择要新建的文件类型和存储位置，输入文件名称，点击“OK”完成文件创建3. 在编辑器中进行代码编写，支持代码高亮、自动缩进、语法检查等功能4. 保存代码并进行语法检查，确保代码符合规范，没有错误五、仿真与调试1. 编译工程：在ModelSim中进行代码编译，生成仿真所需的可执行文件2. 设置仿真参数：在“Simulation”菜单下选择“S tart Simulation”，设置仿真时钟周期、输入信号等参数3. 运行仿真：点击“Run”按钮，ModelSim将开始对设计进行仿真，同时显示波形图和仿真结果4. 调试设计：在仿真过程中，可以通过波形图和仿真控制面板对设计进行调试，查找并解决可能存在的逻辑错误六、波形查看与分析1. 查看波形：在仿真过程中，ModelSim会生成相应的波形文件，用户可以通过“Wave”菜单查看波形并进行波形分析2. 波形操作：支持波形的放大、缩小、平移、选中等操作，方便用户对波形进行分析和观察3. 波形保存：用户可以将波形结果保存为图片或文本文件，以便日后查阅和分析七、性能优化与验证1. 时序优化：在设计仿真过程中，可以通过观察波形和性能分析结果，对设计进行优化，提高设计的时序性能2. 逻辑验证：通过对仿真的结果进行逻辑验证，确保设计符合预期的逻辑功能3. 时序验证：对设计的时序性能进行验证，确保信号传输和时钟同步的正确性八、项目输出与文档整理1. 输出结果：在仿真和验证完成后，可以将仿真结果、波形图和性能分析结果输出为文本文件或图片，方便后续的文档整理和报告撰写2. 结果分析：对仿真结果和验证结果进行详细的分析，确定设计的性能和功能是否符合设计要求3. 文档整理：根据仿真和验证结果，进行文档整理和报告撰写，为后续的设计和优化工作提供参考九、总结与展望ModelSim作为一款专业的集成电路仿真软件，具有着强大的功能和丰富的特性，可以帮助工程师进行电路设计与验证工作。

怎样使用Debussy+ModelSim快速查看前仿真波形

怎样使用Debussy+ModelSim快速查看前仿真波形作者：未知时间：2010-06-18 08:22:23 来自：网络转载引子：ModelSim是HDL仿真软件，Debussy是波形查看软件；搭配使用，相当爽。

此处所谓快速查看前仿真波形仅为抛砖引玉，大家不要拘泥于此。

两款软件的功能都很强大，请自行研究。

注：本篇博文的软件环境为：Debussy 5.3v9 + Modelsim SE 6.5配置篇1 安装、和谐软件。

略。

2 拷贝文件..\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll至文件夹..\modeltech_6.5\win32。

3 取消文件..\modeltech_6.5\modelsim.ini的只读属性后，打开。

找到view sourceprint?1; Veriuser = veriuser.sl替换为view sourceprint?1Veriuser = novas.dll保存；关闭；设为只读。

配置完，以后就一劳永逸了。

实战篇此处以一简单分频器为例。

文件地图如下：view sourceprint?1│ rtl.f2│ run.bat3│ sim.do4│5└─rtl6 clk_rst.v7 divider.v8 divider_tb.v1 编写欲仿真的HDL文件：RTL级代码+Testbench代码。

保存在文件夹rtl中。

（1）divider.v // RTL级代码模块view sourceprint?01`timescale1ns/10ps0203module divider(05 input i_rst_n,0607 output o_clk08);0910parameter U_DLY = 1;1112// log2(5) = 2.3219 <= 313reg[2:0] cnt_p; // 上升沿计数子1415// 5位上升沿计数器: 0 ~ 416// 4 = 5 - 117always@ (posedge i_clk, negedge i_rst_n)18begin19 if(!i_rst_n)20 cnt_p <= 0;21 else22 begin23 if(cnt_p == 4)24 cnt_p <= 0;25 else26 cnt_p <= #U_DLY cnt_p + 1'b1;27 end28end2930// log2(5) = 2.3219 <= 331reg[2:0] cnt_n; // 下降沿计数子3233// 5位下降沿计数器: 0 ~ 434// 4 = 5 - 135always@ (negedge i_clk, negedge i_rst_n)36begin37 if(!i_rst_n)39 else40 begin41 if(cnt_n == 4)42 cnt_n <= 0;43 else44 cnt_n <= #U_DLY cnt_n + 1'b1;45 end46end474849reg o_clk_p; // 上升沿时钟输出寄存器 5051// 输出上升沿时钟52// 0 ~ 2 ↑-> 153// (2+1) ~ 4 ↑-> 054// 2 = 5>>155// 4 = 5 - 156always@ (posedge i_clk, negedge i_rst_n)57begin58 if(!i_rst_n)59 o_clk_p <= 0;60 else61 begin62 if(cnt_p <= 2) // 2 = 5>>163 o_clk_p <= 1;64 else65 o_clk_p <= 0;66 end67end6869reg o_clk_n; // 下降沿时钟输出寄存器 7071// 输出下降沿时钟73// (2+1) ~ 4 ↓-> 074// 2 = 5>>175// 4 = 5 - 176always@ (negedge i_clk, negedge i_rst_n)77begin78 if(!i_rst_n)79 o_clk_n <= 0;80 else81 begin82 if(cnt_n <= 2) // 2 = 5>>183 o_clk_n <= 1;84 else85 o_clk_n <= 0;86 end87end8889assign o_clk = o_clk_n & o_clk_p; // 按位与(作用:掩码) 9091endmodule（2）clk_rst.v // Testbench的时钟及复位模块view sourceprint?01`timescale1ns/10ps0203module clk_rst(04 output reg i_clk,05 output reg i_rst_n06);0708parameter CLK_PERIOD = 20;09parameter MULT_RATIO = 10;10parameter RESET_TIME = MULT_RATIO * CLK_PERIOD + 1;1112initial13begin14 i_rst_n <= 1'b0;15 #RESET_TIME i_rst_n <= 1'b1;16end1718initial19begin20 i_clk <= 1'b0;21 forever22 #(CLK_PERIOD / 2) i_clk <= ~i_clk;23end2425endmodule把时钟及复位单独剥出来，便于移植到其他平台。

ModelSim常见错误原因及解决

1.常见错误：Failed to find INSTANCE ...，问题出在下面所示的第2步或第4步。

正确处理步骤：（1）Quartus中编译测试码欲调用的顶层模块（设模块名：xxx），设置EDA tool 的simulation 工具，如verilog ,以产生xxx.vo文件及xxx_v.sdo延时文件；（2）打开modelsim，新建工程，添加xxx.vo文件、测试用激励波形文件testbench.v、所用器件的网表文件(以cyclone为例：$Quartus\eda\sim_lib\cyclone_atoms.v)。

全部编译。

！！：确认testbench.v中不包含顶层模块xxx代码。

（3）xxx_v.sdo复制到modelsim工程目录。

（4）最后，建立仿真配置文件：在workspace的project页中右键单击，选simulation configuration，如下图于是,workspace中得到simulation 1。

按下图设置：注意，上面的框中添加xxx_v.sdo，下面的文本框中设置作用域，格式为：\testbench模块名\xxx的实例名。

（5）`timescale 影响仿真结果显示效果。

=================例===================[1]//文件count4.vmodule count4(out,reset,clk);output[3:0] out;input reset, clk;reg[3:0] out;always @(posedge clk)beginif (reset)out <= 0;elseout <= out + 1;endendmodule[2]//测试文件count_tp.v`timescale 1ns/1nsmodule count_tp;reg clk,reset;wire[3:0] out;parameter DELY = 100;count4 mycount(out,reset,clk);always #(DELY/2) clk = ~clk;initialbeginclk = 0; reset = 0;#DELY reset = 1;#DELY reset = 0;#(DELY*20) $finish;endinitial $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out); endmodule[3]所用器件：cyclone[4]结果：明显产生了时延p.s.-----------------------网上有朋友指出勾选SDF中的两个选项，将原来的警告禁止，将原来的错误变为警告, 可以成功地进行反标注并运行仿真，但这样做并没有解决实际问题,只能产生功能仿真，没有得到带时延的时序仿真2.** Error: D:/ModelSim_6.5/ModelSimnear "'t": Illegal base specifier in numeric constant.syntax error, unexpected "BASE", expecting "class"错误原因：不是’timescale 而是`timescale，那个是键盘左上角的点，不是一撇。

modelsim错误及解决方法

以下操作在ModelSim SE PLUS 6.2b中完成1.新建一个工程file -> new -> project... 此时会弹出一个Creat Project对话框,输入一个工程名,选择保存路径(不要包含中文),其他默认就行了;2.点OK后会弹出一个Add items to the Project,里面有几个可选项,应该很容易明白;3.添加好文件后,点close把Add items to the Project对话框关闭,这时在左侧的workspace的project窗口里可以看到刚才添加的文件,双击可以打开这些文件进行编辑,编辑好后保存;4.右击刚才编辑好的文件compile -> compile select(或根据自己需要选其他项),如果没有错误,则在底部的命令窗口可以看到编译成功的消息(呈绿色),否则会出现出错的消息(呈红色),双击它会弹出一个更具体的窗口提示你出错的地方.5.修改所有错误直到编译成功.这时可以在菜单栏选择Simulation -> Start simulatio... 这时会弹出一个Start simulatio的对话框,在Design的标签下你会看到有很多库,展开work库会看到刚才编译成功的文件(如果有多个文件的话选择一个你想仿真的,比如测试程序,这时底部的OK会由刚才的不可用变成可用的),然后把Opitimization选项下的Enable opitimization前复选取消(这样可以保证过会儿所有的输入输出都可以看到,你可以试试不取消这项有何区别),然后点OK就行了.6.选择view -> Objects就可以看到你想仿真的各个量,选中它们并右击Add to wave -> Selected signals,这时就会弹出一个波形仿真窗口.如果你的测试文件写得没问题的话就可以看到仿真波形,你也可以观察底部的命令窗口察看相关信息.7.如果没写测试文件的话,在波形仿真窗口右击相关信号,选择force...设置想仿真的值或clock...把该量设置为时钟,然后点工具栏上的Run或Simulation菜单下的Run。

modelsim仿真问题_xp

1、MODELSIM仿真提示already declared in this scope解决方法：在定义这个信号前其它模块接口信号中调用了这个信号，modelsim仿真报错，通过把信号定义挪到调用模块前面问题解决。

2、modelsim中，Instantiation of 'dffeas' failed. The design unit was not found.** Error: (vsim-3033) E:/pro/verilog_prj_example/simulation/modelsim/tb_sdrtest.v(24): Instantiation of 'print_task' failed. The design unit was not found.两种方法;报告3、Error: Can't compile duplicate declarations of entity "ram" into library "work"Error: Instance could be entity "ram" in file ram.v E rror: Instance could be entity "ram" in file ram.bdf解决办法：将.bdf文件的名字改掉，不能和.v文件的名字相同。

4、Quartus中仿真时出现no simulation input file assignment specify 对话框最好保证工程名、主模块、仿真文件的名字都一样。

5、9.17.2014下载波形文件仿真错误Error: Run Generate Functional Simulation Netlist (quartus_map yumen2_mk--generate_functional_sim_netlist) to generate functional simulation netlist for top level entity "yumen2_mk" before running the Simulator (quartus_sim)解决方法：原因是在功能仿真时候没有建立一个网表，网表的作用本人不是很清楚，只能说是功能仿真的一个必要步骤吧。

Modelsim使用常见问题及解决办法

Modelsim使用常见问题及解决办法在ISE启动modelsim时遇到问题1。

我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT)# Loading work.fifoctlr_ic_v2# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT)# ** Error: (vsim-3033) fifoctlr_ic_v2.v(126): Instantiation of 'BUFGP' failed. The design unit was not found.是什么原因？“点到仿真模式，在source里面选中你建立工程选择的芯片，然后看Processes，点开，有个compile HDL simulation library，运行一下就OK了”2.ISE用modelsim仿真提示：# ** Error: (vish-4014) No objects found matching '*'.结果仿真时老是报错：# ** Error: (vish-4014) No objects found matching '*'.# Error in macro ./test_top_tb.fdo line 10# (vish-4014) No objects found matching '*'.# while executing# "add wave *"解决办法，改modelsim.ini文件中的一个参数：VoptFlow = 0# ** Error: (vish-4014) No objects found matching 'XXXX'.在之前的设计里有一个信号XX, 并且保持在wave.do文件里现在这个信号在你的设计你被去掉了，modelsim仍然调用旧的wave.do，找不到对应的信号XX,就报错误这个错误可以忽略3.当对IP核修改后，用Modelsim仿真显示：No entity is bound for inst 或CE is not in the entity。

MATLAB仿真波形的处理

示波器波形的处理1.示波器介绍首先介绍示波器的基本功能，对Simulink Model（搭建的模型）进行仿真之后，双击Scope（示波器)，会打开Scope的显示界面。

这时候Scope会显示仿真出来的波形。

以12脉波串联型二极管整流器为例，Scope显示的界面如图1所示。

图1补充：若显示出来的波形比例不太好时，可以单击鼠标右键→Autoscale（或使用工具栏上望远镜）进行调整，也可以右键→Axes properties对纵坐标范围进行修改。

单击图1左上角红圈内“Parameters”按钮，弹出属性对话框,如图2所示。

在Scope模块的General（通用）参数中，Number of axes为显示轴数，默认为1，如需显示两个参数的波形，将显示轴数改为2，可根据需要调整Time range里的时间范围，这个设定值代表一个屏幕内显示的最长时间。

其他设置通常不用调整。

图2如图3所示，在Scope模块的“Date history”(数据显示)参数中，如将“save date to workspace”选项栏勾上，这个示波器所观察到的曲线将会随着仿真系统的运行，被保存在Workspace（工作区）内，不勾选则不保存。

在“variable name”选项栏中可给变量起个名字，这里我们随便起个名字“output1”,注意：起名时遵循变量命名原则，否则会出错，此处采用英文字母和数字皆可。

“Format”为数据保存格式，也可进行修改，通常可采用系统的默认值，这里采用“Array”“Limit date points to last”的值可以设置的大一些或不勾选。

设置完成后点击“Apply” “OK”，图3注意：设置完成之后对模型再进行一次仿真，这样在MATLAB主界面中的Workspace（在主界面中按ctrl+3可弹出Workspace界面，也可在主界面工具栏的Window中选定）内找到我们命名的“output1”文件。

Modelsim使用常见问题及解决办法

Modelsim使用常见问题及解决办法在ISE启动modelsim时遇到问题1。

我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT)# Loading work.fifoctlr_ic_v2# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT)# ** Error: (vsim-3033) fifoctlr_ic_v2.v(126): Instantiation of 'BUFGP' failed. The design unit was not found.是什么原因？“点到仿真模式，在source里面选中你建立工程选择的芯片，然后看Processes，点开，有个compile HDL simulation library，运行一下就OK了”2.ISE用modelsim仿真提示：# ** Error: (vish-4014) No objects found matching '*'.结果仿真时老是报错：# ** Error: (vish-4014) No objects found matching '*'.# Error in macro ./test_top_tb.fdo line 10# (vish-4014) No objects found matching '*'.# while executing# "add wave *"解决办法，改modelsim.ini文件中的一个参数：VoptFlow = 0# ** Error: (vish-4014) No objects found matching 'XXXX'.在之前的设计里有一个信号XX, 并且保持在wave.do文件里现在这个信号在你的设计你被去掉了，modelsim仍然调用旧的wave.do，找不到对应的信号XX,就报错误这个错误可以忽略3.当对IP核修改后，用Modelsim仿真显示：No entity is bound for inst 或CE is not in the entity。

Quartus 调用ModelSim-Altera进行波形仿真

QuartusⅡ调用ModelSim-Altera进行波形仿真QuartusⅡ10.1已经不能直接建立波形文件进行仿真了，但可以通过写test bench文件，调用ModelSim-Altera进行波形仿真。

本文通过一个简单的例子——模4计数器，来说明如何调用ModelSim。

在下载QuartusⅡ10.1时，也要下载ModelSim-Altera。

说明：ModelSim有其他的版本，最好的是ModelSim SE，ModelSim-Altera是免费的，如果有ModelSim SE的破解版的话也是可以的，这里我将ModelSim分成两种，ModelSim和ModelSim-Altera。

安装完两个软件后，打开QuartusⅡ10.1，在菜单栏上打开Tools|Options,如下图。

设置ModelSim.exe的路径，有哪个版本就设置哪个，都有的话都设置。

设置完之后，新建一个工程CNT4。

只进行仿真的话，该页可不设置。

这里可以选择仿真工具ModelSim和ModelSim-Altera（亦可不设置，在后面可以设置），以及语言种类，这里以ModelSim-Altera和VHDL语言为例介绍。

新建一个VHDL文件，代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY CNT4ISPORT(CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3DOWNTO0));END CNT4;ARCHITECTURE BEH OF CNT4ISSIGNAL Q1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1'THENQ1<=Q1+1;END IF;END PROCESS;Q<=Q1;END BEH;按菜单栏Processing|Start Compilation进行编译，也可以按工具栏上的快捷键。

modelsim保存仿真结果，以及打开保存的仿真结果的波形wlf文件（经过实验，真实可用）

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modelsim保存仿真结果，以及打开保存的仿真Байду номын сангаас果的波形 wlf文件（经过实验，真实可用）
1、在wave界面，将仿真波形保存为 .do文件（信号列表文件）。 2、切换左边任务栏至“sim”,，点击保存，给将要保存的 .wlf文件（波形文件）命名为自己想要的名字，默认为vsim.wlf。（wlf文件为modelsim的wave log file文件格式） 3、保存，OK，关闭modelsim（注意，必须关闭modelsim，否则打开wlf文件的时候，会提示未正常关闭，无法打开）。 4、重启modelsim，open 之前保存的 .wlf文件，然后 load 对应的 .do文件。也可以使用命令行的格式打开此波形文件,举例如下：vsim -view wave.wlf -do run.do。

（16条消息）modesim仿真没有波形

（16条消息）modesim仿真没有波形
今天初次尝试Quartus与modesimd联仿就遇到了问题，
modesim成功打开后发现没有波形出现
查看下方Transcript有如下报错：
有木有发现这两个名字不一样，打开Library中的work如下：
这说明我的T estBench文件起名叫 bt.v ; 那tb是怎么回事呢折腾一阵后发现Quartus设置BenchTest的地方:
Assignments ==> settings ==> EDA Tool Settings == > Simulation
原来这两者不一致了，点击 Test Benches
选中后修改为与文件名相同就行(修改文件名与此处相同也行，不过别忘了也要在这儿从新加载文件并在主界面分析-综合)，如此一来问题解决：
注意有时还可能是文件后缀名的问题！。